선택한 단어 수는 입니다.
최소 단어 이상 선택하여야 합니다.
최소 단어 이상 선택하여야 합니다.
선택한 단어 수는 30입니다.
최대 10 단어까지만 선택 가능합니다.
최대 10 단어까지만 선택 가능합니다.
문제 정의
- 본 논문에서는 DRAM 기반의 QVGA급 LDI의 그래픽 메모리를 설계한다. 저면적을 위해 DRAM기반의 pseudo-SRAM 구조로 설계하였으며, 센싱 특성 개선과 line-read 동작 시 구동력 향상을 위해 bit line을 분할한 cell array 구조를 적용한다.
가설 설정
- (b) Conflict control with C-gate.
제안 방법
- 그래픽 메모리의 기본 동작인 WR, RD, LRD, SRF 동작들을 확인하고, 개선된 cell array 설계와 제안된 충돌방지 블록설계에 대해 검증한다. 공정파라미터는 0.
- 그래픽 메모리의 기본동작 수행을 확인하기 위해, 그림 8과 같이 WR, RD, LRD, SRF 동작 순서로 시뮬레이션을 하였다. WR 명령을 통해 W_DIN[17:이으로 입력된 2_aaaa(H) 값을 bit line pair를 통해 cell cap에 기록한다.
- sharing time T海對를 비교하였다. 동일 address 에서 read동작 시 그 값을 측정하였다.
- 저면적을 위해 DRAM기반의 pseudo-SRAM 구조로 설계하였으며, 센싱 특성 개선과 line-read 동작 시 구동력 향상을 위해 bit line을 분할한 cell array 구조를 적용한다. 또한, C-gate를 이용하여 그래픽 메모리의 LRD (Hne-read)/SRF (self refresh) 동작과 기존의 WR (write)/RD (read) 동작 상호 간의 충돌을 효과적으로 제어하는 방식을 제안한다.
- 하 두 부분으로 나누어 bit line당 81개의 셀로 구성된 shared sense amp 방식을 적용하여 면적의 증가를 최소화하였다. 또한, 그래픽메모리로 사용하기 위해서는 pseudo dual port로써 동작이 필요함에 따라 RGB_DOB의 line read path를 추가하였다. 특히, bitb line (BLB) 데이터의 출력 on/off를 위해 NMOS가 추가됨에 따라 bit line (BL)에도 게이트가 Vss 처리된 NMOS를 추가하여 bit line과 bitb line이 동일한 기생캡을 갖도록 설계하여 센싱 동작에서의 안정성을 갖도록 구현하였다.
- 본 논문에서는 0.18伽 CMOS공정 라이브러리를 적용하여 1.38Mbit의 QVGA급 LDI의 그래픽 메모리를 트랜지스터 회로 수준으로 설계하였다.
- 본 논문에서는 저면적 설계를 위해 기존 SRAM의 6T 구조를 DRAM기반의 1T 구조로 바꾸고, SRAM의 외부인터페이스를 모방한 pseudo-SRAM 형태의 그래픽 메모리를 설계한다.
- 처리한다. 본 설계에서는 WR과 RD 명령어를 group_A로, LRD와 SRF 명 령어는 groupJ3로 정의하고, 두 group 간의 명령어가 동시에 발생하였을 경우 group~A에 우선순위를 부여하여 선 수행 후, group_B의 명령을 수행하여 그래픽 메모리가 안정되게 동작을 하게 한다.
- 본 장에서는 in장에서 설계한 QVGA급 LDI의 그래픽 메모리를 시뮬레이션을 통해 검증한 결과를 제시한다. 그래픽 메모리의 기본 동작인 WR, RD, LRD, SRF 동작들을 확인하고, 개선된 cell array 설계와 제안된 충돌방지 블록설계에 대해 검증한다.
- 필요하다. 이를 위해 LRD 동작과의 유사성을 이용하여, refresh 주기를 LRD 주기보다 큰 값을 갖도록 설계한다. 이를 통해 LRD 동작 시 불필요한 refresh 동작을 줄여 저전력의 SRF 동작을 할 수 있다.
- 메모리를 설계한다. 저면적을 위해 DRAM기반의 pseudo-SRAM 구조로 설계하였으며, 센싱 특성 개선과 line-read 동작 시 구동력 향상을 위해 bit line을 분할한 cell array 구조를 적용한다. 또한, C-gate를 이용하여 그래픽 메모리의 LRD (Hne-read)/SRF (self refresh) 동작과 기존의 WR (write)/RD (read) 동작 상호 간의 충돌을 효과적으로 제어하는 방식을 제안한다.
- 종전의 6T 구조의 SRAM에서 1T 구조의 DRAM을 기반으로 하는 pseudo-SRAM 방식을 적용하고, driver IC의 내부에서 생성하는 LRD/SRF 명령과 외부의 MPU에 의해 수행되는 WR/RD명령이 동시에 메모리 셀을 엑세스함으로써 발생하는 충돌을 제어하는 충돌방지 블록을 구조가 간단한 C-gate를 이용하여, 기존에 사용되던 내부의 불필요한 제어신호를 줄여 설계하였다.
- 또한, 그래픽메모리로 사용하기 위해서는 pseudo dual port로써 동작이 필요함에 따라 RGB_DOB의 line read path를 추가하였다. 특히, bitb line (BLB) 데이터의 출력 on/off를 위해 NMOS가 추가됨에 따라 bit line (BL)에도 게이트가 Vss 처리된 NMOS를 추가하여 bit line과 bitb line이 동일한 기생캡을 갖도록 설계하여 센싱 동작에서의 안정성을 갖도록 구현하였다. 단, shard sense amp 방식의 적용함에 따라 상하 블록중의 하나를 선택하기 위해 7개의 (BL Precharge를 위해 3개+블록선택을 위해 4개) NMOS 트랜지스터와 display read port를 구성하기 위해 2개의 NMOS 트랜지스터가 추가되었다.
- 본 논문에서는 그림 4와 같이 4개의 redundancy WL(RWL)을 포함하여 총 324개의 WL을 상 . 하 두 부분으로 나누어 bit line당 81개의 셀로 구성된 shared sense amp 방식을 적용하여 면적의 증가를 최소화하였다. 또한, 그래픽메모리로 사용하기 위해서는 pseudo dual port로써 동작이 필요함에 따라 RGB_DOB의 line read path를 추가하였다.
대상 데이터
- 특히, bitb line (BLB) 데이터의 출력 on/off를 위해 NMOS가 추가됨에 따라 bit line (BL)에도 게이트가 Vss 처리된 NMOS를 추가하여 bit line과 bitb line이 동일한 기생캡을 갖도록 설계하여 센싱 동작에서의 안정성을 갖도록 구현하였다. 단, shard sense amp 방식의 적용함에 따라 상하 블록중의 하나를 선택하기 위해 7개의 (BL Precharge를 위해 3개+블록선택을 위해 4개) NMOS 트랜지스터와 display read port를 구성하기 위해 2개의 NMOS 트랜지스터가 추가되었다. 이는 단일 array로 구성시(그림 3) 총 167개의 트랜지스터가 사용되는 것에 비해, 9개의 트랜지스터가 추가로, 약 5%의 overhead 증가 수준이다.
- 또한 厶丫를 유지하기 위해 cell cap의 증가는 면적증가를 초래한다.본 논문에서는 그림 4와 같이 4개의 redundancy WL(RWL)을 포함하여 총 324개의 WL을 상 . 하 두 부분으로 나누어 bit line당 81개의 셀로 구성된 shared sense amp 방식을 적용하여 면적의 증가를 최소화하였다.
이론/모형
- 그래픽 메모리의 기본 동작인 WR, RD, LRD, SRF 동작들을 확인하고, 개선된 cell array 설계와 제안된 충돌방지 블록설계에 대해 검증한다. 공정파라미터는 0.18 伽 CMOS공정 라이브러 리를 사용하였으며, Hspice tool 을 사용하여 검증하였다.
성능/효과
- VBLKS 신호에 의해 선택적으로 연결되는 bit 血e의 麻와 G의 감소로 인해 厶는 78mV에서 133mV로 약 170%, 厶 VL은 83mV에서 131mV로 158%가 증가되었으며, Lhg笛는 3.63ns에서 2.52ns로 약 30% 감소되어, 메모리 data의 센싱 특성이 크게 향상되었다.
- 38Mbit의 pseudo-SRAM의 개선된 cell amy구조는 bit line의 日과 C가 줄어들어, 厶四는 78mV 에서 133mV 로 약 170%, 厶也은 83mV 에서 13hnV로 1溜%가 증가하였으며, ¥g았는 약 30% 감소하여 센싱 특성이 개선되었다. 또한, 그래픽 메모리의 주요 명령인 LRD 동작시에 대량의 data가 동시에 전송되어 발생하는 전듀는 약 40%로 크게 줄어들어 전력 소모가 감소되었다.
- 설계 결과, 1.38Mbit의 pseudo-SRAM의 개선된 cell amy구조는 bit line의 日과 C가 줄어들어, 厶四는 78mV 에서 133mV 로 약 170%, 厶也은 83mV 에서 13hnV로 1溜%가 증가하였으며, ¥g았는 약 30% 감소하여 센싱 특성이 개선되었다. 또한, 그래픽 메모리의 주요 명령인 LRD 동작시에 대량의 data가 동시에 전송되어 발생하는 전듀는 약 40%로 크게 줄어들어 전력 소모가 감소되었다.
- 제안된 cell array 구조를 이용하면 보다 높은 해상도의 요구되고 또한 one chip화가 요구되는 소형 모바일기기의 LDI에 대해 저면적 - 저전력화 설계가 가능하다. 또한, 개선된 충돌방지 회로는 비동기 시스템 혹은 LDI 등 신호간의 충돌이 빈번하게 발생하는 시스템에서 저 면적으로 효율적인 제어 회로로 사용될 수 있다.
- 특히, LRD 동작 시 4, 320-bit의 data가 display buffer 블록으로 전달되면서 발생하는 평균 전류 소모는 28.6mA에서 17.3mA로 약 40% 감소되었다.
후속연구
- 가능하다. 또한, 개선된 충돌방지 회로는 비동기 시스템 혹은 LDI 등 신호간의 충돌이 빈번하게 발생하는 시스템에서 저 면적으로 효율적인 제어 회로로 사용될 수 있다.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.