[논문]기가 스케일 SoC를 위한 통합 설계 방법론 및 검증 플랫폼

김정훈

기가 스케일 SoC를 위한 통합 설계 방법론 및 검증 플랫폼
Unified Design Methodology and Verification Platform for Giga-scale System on Chip 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.47 no.2=no.392, 2010년, pp.106 - 114

김정훈 (로스엔젤레스 캘리포니아 주립대학교 컴퓨터과학과)

초록
AI-Helper

본 논문은 기가 스케일 System on Chip(SoC)를 위한 통합 설계 및 검증 플랫폼을 제안한다. VLSI 집적도의 발달로 그 복잡도가 증가하여 기존의 RTL 설계 방식으로는 그 생산성 차이(Production Gap)를 극복할 수 없게 되었다. 또한, 검증 차이(Verification Gap)의 증가로 검증 방법론에도 커다란 변혁이 필요하게 되었다. 본 플랫폼은 기존의 상위 수준 합성을 포함하며, 그 결과물을 이용하여 저 전력 설계의 전원 인식 검증 플랫폼과 검증 자동화를 개발하였다. 상위 수준 합성 시 사용되는 Control and Data Row Graph (CDFG)와 고 입력인 상위 수준 언어와 RTL를 기반으로 한 검증 플랫폼 자동화와 전원 인식 검증 방법론을 개발하였다. 검증 플랫폼에는 자동 검사 기능을 포함하고 있으며 Coverage Driven Verification을 채택하고 있다. 특히 전원 인식 검증을 위하여 개발된 조건 랜덤 벡터 생성 알고리듬을 사용하여 랜덤 벡터의 개수를 최소 5.75배 감소시키는 효과를 가져왔고, 전원과 전원 셀에 대한 모델링 기법을 이용하여 일반적인 로직 시뮬레이터 툴을 통해서도 전원 인식 검증을 가능하게 하였다. 이러한 통합된 설계 및 검증 플랫폼은 시스템 수준의 설계에서 검증, 합성에 이르는 전 설계 흐름을 완전 자동화 하여 상위 수준의 설계와 검증을 가능하게 하고 있다.

Abstract ▼ AI-Helper

We proposed an unified design methodology and verification platform for giga-scale System on Chip (SoC). According to the growth of VLSI integration, the existing RTL design methodology has a limitation of a production gap because a design complexity increases. A verification methodology need an evolution to overcome a verification gap. The proposed platform includes a high level synthesis, and we develop a power-aware verification platform for low power design and verification automation using it's results. We developed a verification automation and power-aware verification methodology based on control and data flow graph (CDFG) and an abstract level language and RTL. The verification platform includes self-checking and the coverage driven verification methodology. Especially, the number of the random vector decreases minimum 5.75 times with the constrained random vector algorithm which is developed for the power-aware verification. This platform can verify a low power design with a general logic simulator using a power and power cell modeling method. This unified design and verification platform allow automatically to verify, design and synthesis the giga-scale design from the system level to RTL level in the whole design flow.

주제어

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 설계 및 검증 자동화와 저 전력 설계를 위한 검증 방법론 등을 포함하는 통합 설계 방법론및 검증 플랫폼을 제안 및 개발하였다. VLSI의 저 전력설계의 검증을 위하여 스펙을 근거로 하여 해당하는 입력을 발견적 방법에 따라 작성하게 된다.
시스템 수준 언어인 C/C++를 입력으로 받아 상위 수준 합성 과정를 거쳐 검증 자동화, 전원 모델을 통한 시스템 검증을 가능하게 하고 있다. 본 플랫폼에서는 로직 합성을위한 기본 스크립트를 생성하여 시스템 레벨에서 로직레벨에 이르는 통합 설계 방법론을 제시하고 있다. 다음에서는 각각의 과정에서 이루어지는 내용에 대해 자세히 기술하도록 하겠다.
이러한 랜덤 벡터의 조건 들이 어떠한 효과가 있는지 살펴보도록 하겠다. 가능한 입력의 모든 경우를 r 회, 주어진 조건 Cq이 만족하는 경우를 甩회, C當를만족하는 경우를 花회, 이 만족하는 경우를 沼회, 각각의 조건에 대한 확률을 rPm과「P花, rPre 라고 할때 필요한 벡터가 생성될 확률은 다음의 식(3)과 같이나타낼 수 있다.
가능하다. 이러한 조건의 랜덤 벡터 생성기의 조건 성분(Constraint)로 추가 되어 효율적인 랜덤 벡터입력을 발생하는 것을 가능하게 하여 준다. 다음 그림 9는 추출된 조건 Cq과 Cc2, CC₃을 랜덤 벡터 발생기에추가된 예제 파일이다.

가설 설정

6. The concept of power model.

제안 방법

이 모델은 전원 차단 블록의 전원 차단 시 모든 출력에 대해 미지 상태 (Unknown State)# 발생시키면이러한 미지 값이 다른 블록으로 전파되는 것을 Isolation cell로 방지되는 기능을 모델링하여 전원 셀이적절히 설계되었는지를 검증하게 된다. Level Shifter의경우는 다중 전원을 사용하는 블록 간에 연결되는 신호에 Isolation cell과 같은 방법의 기능을 추가하여 구현하였다. Retention Gell의 경우에는 전원 차단 블록의레지스터에 가상의 레지스터를 추가하여 전원의 On/Off시에 데이터를 저장 및 출력하도록 모델링하였다.
되었다. RTL 생성을 위해 사용된 내부 표현인 CDFG을 기본 입력으로 사용하였고, 추가로 UPF와 조건 추출 알고리듬을 사용하고 있다. 이러한 입력으로가지고 테스트 벤치와 랜덤 벡터, 랜덤 벡터의 조건, Coverage 모니터 등을 생성함으로써 RTL 생성에서 검증에 이르는 일련의 설계 과정을 자동적으로 수행한다.
UPF 파일과 CDFG, RTL로부터 전원과 전원 셀, 전원 모드, 전원 제어 신호 정보를 추출한다. 이러한 정보를 토대로 전원과 그 셀을 위한 모델을 SystemVerilog을 이용하여 생성하게 된다.
상위 수준 합성의 결과물인 RTL과 상위수준 언어인 C 코드의 기능 검증을 주목적으로 하고 있다. 검증 자동화를 위하여 RTL을 생성하는 단계에서검증 자동화 단계를 추가하였다. 이 단계에서는 모든과정은 완전히 자동화되어 C 코드로부터 설계 결과물은 물론 검증 플랫폼과 테스트벤치를 포함한 랜덤 벡터입력, 자동 검사(Self Checking)와 실행 스크립트까지자동적으로 생성하게 된다.
제안된 검증 자동화 플랫폼을 이용하여 상위수준 합성에서 생성된 RTL과 UPF등의 결과물을 CDV, 테스트 벤치 자동화 등을 이용하여 설계의 검증을 효과적으로 수행할 수 있었다. 또한 그 설계에 대한 우수한 Coverage 결과를 실험을 통하여 확인하였다.
있다网. 또한 모니터(Monitor)에서는 CDV 방법론을 사용하여 DEW] 대한 Coverage를 검사하여 코드 Coverage (Code Coverage)가 100%를 만족할 때까지반복 실행하며, 매 벡터에 대한 등가 검사를 실행하게된다. 이러한 플랫폼은 SystemVerilog로 기술되며, Makefile기반의 실행 script도 함께 생성되어 사용자가간편하게 설계 결과물에 대한 검증을 수행할 수 있다.
본 연구에서는 이러한 전원과 전원 셀에대한 모델을 HLS에서 생성된 UPF, CDFG으로부터 생성하게 된다. 또한 저 전력 설계에 대한 검증을 위하여기능 Coverage 그룹(Functional Coverage Group) 과 랜덤 벡터의 조건을 자동으로 생성하여 각 전원 모드에대해, 기본 검증 플랫폼을 이용하여 검증하게 된다.
본 논문에서는 기존에 바인딩, 스케줄링, 다중 전원둥을 이용한 다양한 알고리듬을 이용한 xPUot(2)를 토대로 검증 자동화 (Verification Autx)mation)[nf, 전원 인식 검증 (Power-aware Verification), 조건 랜덤 벡터생성 (Constrained Random Vector Generation)1121 기법을 이용하여 통합 설계 및 검증 플랫폼을 개발 하였다.
그러나 상위 수준 합성에서 설계된 저전력 설계의 결과물을 위한 검증 방법에 대한 연구는미미한 상황이다. 본 논문에서는 상위 수준 합성에서필요한 통합 설계 방법론과 검증 플랫폼의 제안한다제안된 설계 및 검증 플랫폼은 검증 자동화, 전원 인식검증, 조건 랜덤 벡터 생성을 포함하고 있다
본 논문은 Ⅱ장에서 기존의 상위 수준 합성에 대하여기술하고, HI장에서는 제안된 통합 설계 및 검증 플랫폼의 전체 흐름도와 구조에 대해서 기술하였다. N장에서는 전원 인식 검증, 조건 랜덤 벡터 생성 방법에 대해서 기술하였다.
이러한 방법의 각 모드에 대한 누락이나 실수를 발생하게 된다. 본 연구에서는 이러한 전원과 전원 셀에대한 모델을 HLS에서 생성된 UPF, CDFG으로부터 생성하게 된다. 또한 저 전력 설계에 대한 검증을 위하여기능 Coverage 그룹(Functional Coverage Group) 과 랜덤 벡터의 조건을 자동으로 생성하여 각 전원 모드에대해, 기본 검증 플랫폼을 이용하여 검증하게 된다.
본 플랫폼에서 상위 수준 합성을 위한 단계는 기존에제안된 xPilot図를 기반으로 하여 구성하였다. 기존에발표된 우수한 바인딩 및 스케줄링 알고리듬을 그대로사용하였으며최근에 저 전력 설계를 위하여 발표된 Unified Power Fonnat (UPF)®를 적용하여 RTL생성과 함께 이루어지고 있다.
이러한 방법의 각 모드에 대한 누락이나 실수를 발생하게 된다. 본논문에서는 전원 및 전원 셀 모델링 기법을 이용하여전원 인식 검증을 가능하게 하였고 각 전원 모드에 대한 조건을 자동적으로 생성하여 효과적인 벡터를 생성하였다. 제안된 검증 자동화 플랫폼을 이용하여 상위수준 합성에서 생성된 RTL과 UPF등의 결과물을 CDV, 테스트 벤치 자동화 등을 이용하여 설계의 검증을 효과적으로 수행할 수 있었다.
이러한 플랫폼을 검증하기 위하여 다양한 예제들을 가지고 실험을 수행하였다. 우선 기본적인 검증 자동화플랫폼을 위하여 신호 및 영상 처리를 위한 데이터 중심의 상위 수준 프로그램을 이용하였다.
이중 Isolation Gell에 대한 개념도가 그림 6에 나타나 있다. 이 모델은 전원 차단 블록의 전원 차단 시 모든 출력에 대해 미지 상태 (Unknown State)# 발생시키면이러한 미지 값이 다른 블록으로 전파되는 것을 Isolation cell로 방지되는 기능을 모델링하여 전원 셀이적절히 설계되었는지를 검증하게 된다. Level Shifter의경우는 다중 전원을 사용하는 블록 간에 연결되는 신호에 Isolation cell과 같은 방법의 기능을 추가하여 구현하였다.
범위 구분 제어 예제의 경우에는 입력 제어 신호의 범위에 따라 4개의 함수가 수행하는 프로그램 이며 입력 값 비교 예제의 경우는 두 개의 입력을 비교하여 두 개의 값이 같은 값과 적은 값, 큰 값에 따라 함수를 수행하고 있다. 이러한 CDFG를 가지는 상위 수준언어를 상위 수준 합성과 검증 자동화를 거쳐 RTL과 UPF, 조건 랜덤 벡터 생성기, 자동 검사기능을 포함한검증 플랫폼을 생성하고 그 결과를 일반 로직 시뮬레이터 (Synopsys VCS)를 이용하여 실행하였다.
RTL 생성을 위해 사용된 내부 표현인 CDFG을 기본 입력으로 사용하였고, 추가로 UPF와 조건 추출 알고리듬을 사용하고 있다. 이러한 입력으로가지고 테스트 벤치와 랜덤 벡터, 랜덤 벡터의 조건, Coverage 모니터 등을 생성함으로써 RTL 생성에서 검증에 이르는 일련의 설계 과정을 자동적으로 수행한다. 이러한 플랫폼을 검증하기 위하여 다양한 예제들을 가지고 실험을 수행하였다.
이러한 입력으로가지고 테스트 벤치와 랜덤 벡터, 랜덤 벡터의 조건, Coverage 모니터 등을 생성함으로써 RTL 생성에서 검증에 이르는 일련의 설계 과정을 자동적으로 수행한다. 이러한 플랫폼을 검증하기 위하여 다양한 예제들을 가지고 실험을 수행하였다. 우선 기본적인 검증 자동화플랫폼을 위하여 신호 및 영상 처리를 위한 데이터 중심의 상위 수준 프로그램을 이용하였다.
또한, 내부의 Control and Data Flow Graph (CDFG) 와 Register Transfer Level (RTL) 생성이전의 DB에 대한 정규 검증만을 수행하여 최종 결과물인 RTL에 대한 검증이 미흡한 점을 가지고 있다. 이를 보완하기 위하여 상위 수준 합성에서 검증을 위한함수 모델 (functional model)을 널리 사용되고 있는 Design-For~Verification (DFV) 방법론을 상위 수준합성에 적용하여 Synthesis For Verification (SFV) 방법론을 사용할 것을 제안하였다®;. 그러나 이 논문에서는 그 필요성과 기본 원칙들만들 제시하였다.
이러한 정보를 토대로 전원과 그 셀을 위한 모델을 SystemVerilog을 이용하여 생성하게 된다. 이후 Power Functional Coverage Group과 조건 랜덤 벡터를 기본 검증 플랫폼에 추가하여, Functional Covera妪e와 코드 Coverage를 일반랜덤 벡터와 조건 랜덤 벡터를 이용하여 모든 전원 모드에 대해 기능과 저 전력 설계 기능에 대한 검증을 수행한다.
저 전력 설계에 대해서는 전원 인식 검증 방법이 상용되었고 이러한 설계를 실험하기 위하여 제어 및 데이터 모두를 가지는 상위 수준 프로그램을 사용하였다. 본 실험에서 사용된 CDFG 예제를 그림 9에 나타내고있다.

이론/모형

UPF는 전원 정보를 RTL 설계나 그 이전 단계에서 구현하는 것을 가능하게 해주며 여러 EDA 회사에서 채택하고 있다. 본 논문에서는 RTL과 함께 생성된 UPF를 설계 및 검증 과정에서 사용하고 있다. 상위 수준 합성의 결과물인 RTL과 상위수준 언어인 C 코드의 기능 검증을 주목적으로 하고 있다.

성능/효과

75배 감소한 입력 개수를 사용하여도 같은 수준의 Coverage를 얻을 수 있었다. 또한 이러한 검증 자동화를 통하여 설계 기간의 단축과 더불어, 시스템 수준의 검증이 이루어져 상위 수준 합성이 가지고 있는 장점을 증대시킬 수 있다. 시스템 수준에서 다양한 설계의 검증과 가능성을 시도함으로써 좋은 성능과 저 전력설계를 가능하게 해 주고 있다.
일반 랜덤 입력과 조건랜덤 입력을 사용한 경우를 비교하고 있다. 전원 인식검증 플랫폼을 통해 생성된 입력을 사용한 경우 5.75배이상 더 적은 입력을 가지고 같은 수준의 Coverage 결과를 얻을 수 있었다. 예제 comp의 경우에는 조건 랜덤벡터를 사용하는 경우에 1000배 이상의 벡터의 수를 감소시킬 수 있었다.
본논문에서는 전원 및 전원 셀 모델링 기법을 이용하여전원 인식 검증을 가능하게 하였고 각 전원 모드에 대한 조건을 자동적으로 생성하여 효과적인 벡터를 생성하였다. 제안된 검증 자동화 플랫폼을 이용하여 상위수준 합성에서 생성된 RTL과 UPF등의 결과물을 CDV, 테스트 벤치 자동화 등을 이용하여 설계의 검증을 효과적으로 수행할 수 있었다. 또한 그 설계에 대한 우수한 Coverage 결과를 실험을 통하여 확인하였다.
제안된 저 전력 설계의 검증을 위한 조건 랜덤 벡터를 사용하여 기존의 일반 랜덤 벡터를 사용한 경우보다최소 5.75배 감소한 입력 개수를 사용하여도 같은 수준의 Coverage를 얻을 수 있었다. 또한 이러한 검증 자동화를 통하여 설계 기간의 단축과 더불어, 시스템 수준의 검증이 이루어져 상위 수준 합성이 가지고 있는 장점을 증대시킬 수 있다.

후속연구

Functional Coverage Groupe상태와 상태 전이 두 부분으로 하여 UPF 파일에 있는모든 전원 모드와 각 모드에서 전이 가능한 상태(State) 를 Coverage 항목으로 가지게 된다. 이러한 기능 Coverage 그룹은 RTL 시뮬레이션 시에 검사되며 목표 Goverage에 도달할 때까지 조건 랜덤 벡터를 계속 생성하며 반복 수행하게 되고 검증 결과에 대한 평가가이루어져 검증에 대한 신뢰성과 추가 검증에 대한 검토에 기본 자료로 활용 될 수 있다.

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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