[논문]부 스큐 지연 방식과 피드포워드 방식을 사용한 링 발진기의 대신호 해석

이정광; 이순재; 정항근

doi:10.5370/kiee.2010.59.7.1332

부 스큐 지연 방식과 피드포워드 방식을 사용한 링 발진기의 대신호 해석
A Large-Signal Analysis of a Ring Oscillator with Feed-Forward and Negative Skewed Delay 원문보기

전기학회논문지 = The Transactions of the Korean Institute of Electrical Engineers, v.59 no.7, 2010년, pp.1332 - 1339

이정광 (전북대학 전자정보공학부) , 이순재 (전북대학 전자정보공학부) , 정항근 (전북대학 전자공학부)

Abstract ▼ AI-Helper

This paper presents a large signal analysis of ring-type oscillators with feed forward and negative skewed delay scheme. The analysis yields the frequency increase factor due to two schemes. The large signal analysis is needed, because small signal model is limited to the initial stage of oscillation[1]. For verification of the frequency increase factor, simulation were done under the same conditions for the two different types of ring oscillators, i.e., with and without feed forward and negative skewed delay scheme. Simulation results are in good agreement with predictions based on analysis.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

본 논문에서는 FFNSD 구조를 가지는 지연단을 제안하였으며 이 지연단을 활용하여 7단 ring VCO를 설계하였다. 제안된 지연단은 대신호 모델을 사용하여 분석하였으며 발진주파수 증가량은 NSD 방식이 약 1.
본 논문에서는 기존 NSD 구조에 피드포워드 방식의 메카니즘을 접목시켜 상승천이, 하강천이 시간을 모두 줄여 발진주파수를 최대한 상승시킬 수 있는 FFNSD(Feed Forward and Negative Skew Delay) 지연단을 제안하였다. 이 지연단을 사용하여 7단으로 구성된 ring VCO를 설계하였고 기존의 ring VCO와 발진주파수를 비교하였다.

제안 방법

대신호 해석을 통하여 얻은 상승, 하강천이 특성을 이용하여 발진주파수를 구하면 기존회로와 NSD 지연소자를 사용한 회로, 본 논문에서 제안한 회로의 경우에 대해서 각각 발진주파수를 비교해 볼 수 있다. 먼저 기존 회로의 발진주파수는 상승천이와 하강천이 구간의 전파지연을 이용하여 개략적으로 계산해 볼 수 있다.
제안된 지연단을 사용한 VCO와 NSD를 활용한 VCO, 기존의 인버터 방식을 사용한 VCO를 설계하여 그림 13(c)처럼 7단으로 구성하였고 VCO 각각의 발진주파수를 시뮬레이션 하였다. 앞절에서 분석한 결과와 마찬가지로 FFNSD를 사용한 지연단의 VCO가 동일한 제어전압에서 상승 및 하강 천이 시간을 단축시켜 VCO의 발진주파수를 높였다. 그림 14는 7단으로 설계된 각각의 VCO가 제어전압의 변화에 따른 발진 주파수를 보여준다.
본 논문에서는 기존 NSD 구조에 피드포워드 방식의 메카니즘을 접목시켜 상승천이, 하강천이 시간을 모두 줄여 발진주파수를 최대한 상승시킬 수 있는 FFNSD(Feed Forward and Negative Skew Delay) 지연단을 제안하였다. 이 지연단을 사용하여 7단으로 구성된 ring VCO를 설계하였고 기존의 ring VCO와 발진주파수를 비교하였다. 또한 대신호 모델을 통해 NSD 및 FFNSD 방식을 사용한 VCO의 발진주파수를 해석하였고 발진주파수의 증가량도 분석해 제안한 회로의 효율성을 보였다.

대상 데이터

설계된 ring VCO는 표준 0.18μm CMOS 공정을 사용하여 시뮬레이션 하였다.

이론/모형

NSD 구조는 지연단의 PMOS 입력에 3단 앞단의 출력을 연결하여 지연단의 지연시간의 2배만큼 먼저 풀업시킴으로써 상승천이 시간을 줄여 VCO의 발진주파수를 높이는 방식이다. NSD 구조를 이용한 VCO는 소신호 모델을 사용하여 분석되었다[7].

성능/효과

이 지연단을 사용하여 7단으로 구성된 ring VCO를 설계하였고 기존의 ring VCO와 발진주파수를 비교하였다. 또한 대신호 모델을 통해 NSD 및 FFNSD 방식을 사용한 VCO의 발진주파수를 해석하였고 발진주파수의 증가량도 분석해 제안한 회로의 효율성을 보였다.
이는 NSD 지연소자를 사용할 시에 기존 발진주파수보다 1.32배 향상된 발진주파수를 기대할 수 있으며, NSD 지연 방식과 피드포워드 방식을 접목시킨 방법을 사용할 시에는 기존 발진주파수보다 1.93배 향상된 발진주파수를 기대할 수 있다.
본 논문에서는 FFNSD 구조를 가지는 지연단을 제안하였으며 이 지연단을 활용하여 7단 ring VCO를 설계하였다. 제안된 지연단은 대신호 모델을 사용하여 분석하였으며 발진주파수 증가량은 NSD 방식이 약 1.32배, FFNSD 방식은 1.93배이다. 시뮬레이션을 이용한 발진주파수 증가량은 각각 1.

질의응답

핵심어	질문	논문에서 추출한 답변
	NSD 구조란 어떤 방식을 말하는가?	NSD 구조는 지연단의 PMOS 입력에 3단 앞단의 출력을 연결하여 지연단의 지연시간의 2배만큼 먼저 풀업시킴으로써 상승천이 시간을 줄여 VCO의 발진주파수를 높이는 방식이다. NSD 구조를 이용한 VCO는 소신호 모델을 사용하여 분석되었다[7].
	피드포워드 방식이란?	그러나 소신호 모델은 VCO의 발진 초기에만 적용 가능하다는 문제점을 가지고 있다. 피드포워드 방식은 풀다운 회로에도 NSD를 적용하여 발진주파수를 높이는 방식이다.
	LC VCO와 ring VCO 각각의 특징은?	그 중 VCO(Voltage Controlled Oscillator)는 PLL의 성능을 결정하는 중요한 블록이며 LC VCO와 ring VCO로 나뉜다. LC VCO는 높은 위상잡음 특성을 요구하는 PLL에 사용되지만 인덕터를 양질로 제작하기 어렵고, 넓은 면적을 차지하는 문제점이 있다[2-3]. Ring VCO는 구조가 간단하고, 제작 시 LC VCO 보다 적은 면적으로 제작할 수 있으며 다중위상 클록 발생과 넓은 주파수 가변 범위를 갖는다[3-4]. 그러나 ring VCO는 동작 속도에 제한이 있으며, 이러한 문제를 극복하기 위하여 NSD(Negative Skewed Delay) 회로와 피드포워드 방식의 회로가 제안되었다[5-6].

참고문헌 (11)

B. Razavi, Design of Analog CMOS Integrated Circuits, pp. 484-495, McGraw-Hill, 2001.
De Muer, Borremans, Steyaert, and Li Puma, "A 2-GHz low-phase-noise integrated LC-VCO set with flicker-noise up conversion minimization" IEEE J. Solid-State Circuits, vol. 35 no. 7, Jul. 2000.
A. Hajimiri and T. H. Lee, "A general theory of phase noise in electrical oscillators," IEEE J. Solid-State Circuits, vol. 33, pp. 179-194, Feb. 1998.

상세보기
Yalcin Alper Eken and John P. Uyemura, "A 5.9-GHz voltage-controlled ring oscillator in $0.18-{\mu}m$ CMOS" IEEE J. Solid-State Circuits, vol. 39 no. 1, Jan. 2004.
Seog-Jun Lee, Beomsup Kim, and Kwyro Lee, "A Novel High-Speed Ring Oscillator for Multiphase Clock Generation Using Negative Skewed delay Scheme" IEEE J. Solid-State Circuits, Vol. 32. NO.2, Feb. 1997.
F. H. Gebara, J. D. Schaub, a. J. Drake, K.J. Nowka, R. B. Brown, "4.0Ghz 0.18um CMOS PLL based on an interpolative oscillator", Symp. on VLSI Circuits 2005, pp. 100-103, Jun. 2005.
김성하, 김삼동, 황인석, "향상된 부 스큐 고속 VCO를 이용한 초고주파 PLL," 대한전자공학회 SC편, vol. 42, pp. 315-327, Jun. 2005.
Ge Yan, Chen Zhongjian, and Jl Lijiu, "Design of CMOS high speed self-regulating VCO using negative skewed delay scheme," Proc. of ICSICT, pp. 1333-1336, Feb. 2004.
Sung-Mo Kang, Yusuf Leblebici, CMOS Digital Integrated Circuits, pp. 196-233, McGraw-Hill, 1999.
Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolic, Digital Integrated Circuits, pp. 179-234, Prentice Hall, 1995.
Tim Grotjohn, Bernd Hoefflinger, "A parametric short-channel MOS transistor model for subthreshold and strong inversion current" IEEE J. Solid-state Circuits, vol. 31 no. 2, Jun. 1984.

저자의 다른 논문 :

LOADING...

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증