[논문]항공용 임베디드 시스템을 위한 Triple Module Redundancy 구조의 임베디드 하드웨어 신뢰성 평가

이동우; 김병영; 고완진; 나종화

항공용 임베디드 시스템을 위한 Triple Module Redundancy 구조의 임베디드 하드웨어 신뢰성 평가
A Study on the Triple Module Redundancy ARM processor for the Avionic Embedded System 원문보기

한국항행학회논문지 = Journal of advanced navigation technology, v.14 no.1 = no.40, 2010년, pp.87 - 92

이동우 (한국항공대학교 항공전자 및 정보통신공학부) , 김병영 (한국항공대학교 항공전자 및 정보통신공학부) , 고완진 (한국항공대학교 항공전자 및 정보통신공학부) , 나종화 (한국항공대학교 항공전자 및 정보통신공학부)

초록
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항공 임베디드 시스템은 고신뢰성 설계가 매우 중요하다. 본 논문에서는 고신뢰성 항공 임베디드 시스템 연구를 위하여 Triple Modular Redundancy(TMR) 구조의 하드웨어를 설계하였다. TMR 구조의 하드웨어가 단일 프로세서 구조의 하드웨어보다 얼마나 신뢰성이 향상 되었는지를 연구하기 위하여, ARM 프로세서와 TMR ARM 프로세서의 축소된 형태의 시뮬레이션 모델을 개발하였고 각각의 신뢰성을 평가하는 연구를 수행하였다. 신뢰성 평가는 RTL을 이용한 시뮬레이션 기반 오류 주입 시뮬레이션 기법을 이용하였다. 주입된 오류별로 타겟 시스템의 상태변화를 분석하여, 오류 복구비율을 계산하였다. 실험결과 TMR ARM의 오류복구 능력은 ARM에 비해 최대 10배 이상 향상되었으며, 특히 permanent fault에서 더 강인함을 확인 하였다.

Abstract ▼ AI-Helper

The design of avionic embedded systems requires high-dependability. In this paper, we studied the dependability of the triple modular redundancy (TMR) hardware for highly reliable aviation embedded system. In order to evaluate the dependability of the base ARM processor and the TMR ARM processor, we developed the simulation model of the reduced ARM and TMR ARM processors and performed the simulation fault injection for the analysis of the dependability of the two targets. In the fault injection experiments, we calculated the error recovery rate of the two the processor models. From the experimental results, we could confirm that the reliability of the TMR ARM processor was greater than the single ARM processor by ten times in some cases.

주제어

AI 본문요약
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문제 정의

본 연구는 ARM7 프로세서를 목표로 설정하여 ARM7 프로세서의 전체 기능들 중에서 가장 중요한 부분을 Electronic System Level (ESL) 도구를 이용하여 설계하였다. ELS 도구는 현재 가장 많이 사용되고 있는 SystemC를 이용하여 reduced SystemC ARM 프로세서를 설계하였다.
본 연구는 Safety-Critical embedded system의 개발을 위해 단일 프로세서 구조와 Triple Modular Redundancy(TMR) 구조의 임베디드 하드웨어 개발 및 신뢰성을 비교하였다. 검증대상은 Electronic system Level 도구인 SystemC를 이용하여 설계하고, 신뢰성 시험 평가는 kernel 기반 simulation 오류주입 툴인 SyFI를 이용하였다.
표 1은 오류주입 실험결과를 정리한 것이다. 본 연구에서는 오류주입 시뮬레이션을 수행한 횟수 중 Fault Recovery된 오류주입 비율을 통해 각 프로세서의 오류에 대한 강건성을 평가 하였다. ARM 프로세서의 경우 오류유형과 테스트벤치 소프트웨어에 따 라 fault recovery의 편차가 심하다.

가설 설정

그림에서 보는바와 같이 실험결과의 분류는 Fault Active(FA), System Failure(SF), Fault recovery(FR)로 분류 할 수 있다. 1) Fault Active는 시스템에 반영된 오류의 개수를 의미한다. 2) System Failure는 시스템에 발생된 오류에 의해 잘못된 연산을 수행하고, 그 결과를 Data Memory에 저장한 횟수이다.

제안 방법

본 연구는 ARM7 프로세서를 목표로 설정하여 ARM7 프로세서의 전체 기능들 중에서 가장 중요한 부분을 Electronic System Level (ESL) 도구를 이용하여 설계하였다. ELS 도구는 현재 가장 많이 사용되고 있는 SystemC를 이용하여 reduced SystemC ARM 프로세서를 설계하였다. 이 프로세서를 확장하여 Triple Modular Redundancy (TMR) 구조의 프로세서인 TMR ARM을 설계하였다.
TMR ARM 프로세서는 세 개의 ARM 프로세서의 모듈 별로 voter를 추가하여, micro-architecture 수준에서의 TMR 구조를 개발하였다(그림2). 각 모듈의 출력 단에 연결되어 있는 voter는 3개 모듈의 수행 결과를 입력 받아, 모듈의 출력 값을 비교한다.
검증대상은 Electronic system Level 도구인 SystemC를 이용하여 설계하고, 신뢰성 시험 평가는 kernel 기반 simulation 오류주입 툴인 SyFI를 이용하였다. 각 오류모델별로 2000회의 random 오류주입 실험을 수행하여 target의 상태변화를 분석 하였다. 시험결과 ARM 모델을 TMR ARM 모델로 설계할 경우, 오류복구 비율이 transient fault에서 최대 2.
이 프로세서를 확장하여 Triple Modular Redundancy (TMR) 구조의 프로세서인 TMR ARM을 설계하였다. 개발된 ARM과 TMR ARM 프로세서 모델의 오류처리 능력을 검사하기 위하여 오류주입 시뮬레이션을 수행하였다. 오류주입 시뮬레이션의 결과를 분석하여 설계한 프로세서 모델에 대한 오류처리 능력을 검증 하였다.
오류발생 유형은 오류로 발생하는 에러 값을 의미한다. 본 실험에서는 Stuck-at-0(ST0), Stuck-at-1(ST1) 값을 각각 설정 하였다. 오류발생 빈도는 오류가 발생하는 간격으로서 1클락 사이클 동안 오류가 유지되는 일시적인 오류(Transient, 이하 T로 표기)와, 오류 값이 시뮬레이션 종료까지 지속되는 영구적 오류(Permanent, 이하 P로 표기)로 설정 한다.
본 연구에서는 ARM7 프로세서 코어를 SystemC로 설계하였다. 그림 1은 설계한 ARM의 구성도이다.
설계한 프로세서 모델의 검증을 위하여 Mibench의 jpg, gsm의 일부 코드를 선정하였으며, ARM사의 ARM developer suite(ADS)[8]로 binary file을 생성하였다. 생성된 binary file들은 명령어 메모리 모델에 적재하여 co-simulation을 실행하였다.
개발된 ARM과 TMR ARM 프로세서 모델의 오류처리 능력을 검사하기 위하여 오류주입 시뮬레이션을 수행하였다. 오류주입 시뮬레이션의 결과를 분석하여 설계한 프로세서 모델에 대한 오류처리 능력을 검증 하였다. TMR ARM은 단일 ARM 프로세서에 대비하여 transient fault 주입 시 최대 2.
이와 같은 오류주입 속성을 통해 4가지 오류주입 시나리오(TST0, TST1, PST0, PST1)를 작성하였다. 오류주입은 ARM과 TMR ARM 각각 2000회씩 수행하였다.
ELS 도구는 현재 가장 많이 사용되고 있는 SystemC를 이용하여 reduced SystemC ARM 프로세서를 설계하였다. 이 프로세서를 확장하여 Triple Modular Redundancy (TMR) 구조의 프로세서인 TMR ARM을 설계하였다. 개발된 ARM과 TMR ARM 프로세서 모델의 오류처리 능력을 검사하기 위하여 오류주입 시뮬레이션을 수행하였다.
본 논문에서는 임의적 방법에 의하여 오류주입을 수행하였다. 이와 같은 오류주입 속성을 통해 4가지 오류주입 시나리오(TST0, TST1, PST0, PST1)를 작성하였다. 오류주입은 ARM과 TMR ARM 각각 2000회씩 수행하였다.

대상 데이터

본 연구에서 사용한 프로세서 모델은 ARM7을 기반으로 하고 있다. RISC 구조의 ARM은 load-store 구조, fixed-length 32bit 명령어, 3-address 명령어 형식 등의 특징을 가지고 있다.
설계한 프로세서 모델의 검증을 위하여 Mibench의 jpg, gsm의 일부 코드를 선정하였으며, ARM사의 ARM developer suite(ADS)[8]로 binary file을 생성하였다. 생성된 binary file들은 명령어 메모리 모델에 적재하여 co-simulation을 실행하였다.
오류주입은 SystemC fault injection(SyFI) 환경을 사용하였다[9]. SyFI는 systemC로 설계한 시뮬레이션 모델에 대한 오류주입 환경을 제공한다.

이론/모형

본 연구는 Safety-Critical embedded system의 개발을 위해 단일 프로세서 구조와 Triple Modular Redundancy(TMR) 구조의 임베디드 하드웨어 개발 및 신뢰성을 비교하였다. 검증대상은 Electronic system Level 도구인 SystemC를 이용하여 설계하고, 신뢰성 시험 평가는 kernel 기반 simulation 오류주입 툴인 SyFI를 이용하였다. 각 오류모델별로 2000회의 random 오류주입 실험을 수행하여 target의 상태변화를 분석 하였다.
오류발생 위치는 프로세서 모델에 오류를 주입하는 위치로서 임의적 방법(random)과 선택적 방법으로 설정할 수 있다. 본 논문에서는 임의적 방법에 의하여 오류주입을 수행하였다. 이와 같은 오류주입 속성을 통해 4가지 오류주입 시나리오(TST0, TST1, PST0, PST1)를 작성하였다.

성능/효과

1) Fault Active는 시스템에 반영된 오류의 개수를 의미한다. 2) System Failure는 시스템에 발생된 오류에 의해 잘못된 연산을 수행하고, 그 결과를 Data Memory에 저장한 횟수이다. 3) Fault Recovery는 시스템에 발생된 오류가 오류 처리 알고리즘에 의해 복구 되거나, 또는 영향이 없는 오류(benign fault)로 소멸하여, 정상적인 동작을 한 경우이다.
이러한 고직접 제품들은 설계요구사항의 복잡도의 증가를 초래하는데 이러한 복잡도의 증가는 시스템의 기능의 고성능화, 소형화, 저 전력화 등의 기술의 도입하여 해결할 수 있다. 그러나 이러한 반도체 기술의 발전의 반작용으로 1) 설계복잡도 증가에 따른 설계상 오류의 증가 [1], 2) 반도체의 고속화에 따른 칩 내에 결함허용범위(noise margins) 감소로 인한 오류 민감도 증가와 같은 심각한 문제의 발생을 함께 초래하였다. 이러한 오류의 증가는, 항공 임베디드 시스템에 서 반드시 해결해야 할 문제들이다.
ARM 프로세서의 경우 오류유형과 테스트벤치 소프트웨어에 따 라 fault recovery의 편차가 심하다. 특히 1) transient fault에 비해 permanent fault를 주입할 경우, 2) stuck-at-1에 비해 stuck-at-0을 주입할 경우, 3) Telcom 프로그램에 비해 JPG 프로그램을 수행할 경우 fault recovery rate가 낮게 나오는 것을 확인 할 수 있었다. 반면 TMR ARM의 경우, 모든 실험 군에서 유사한 fault recovery rate을 보이고 있다.
오류주입 시뮬레이션의 결과를 분석하여 설계한 프로세서 모델에 대한 오류처리 능력을 검증 하였다. TMR ARM은 단일 ARM 프로세서에 대비하여 transient fault 주입 시 최대 2.4배, permanent fault 주입 시 최대 10.5배의 오류 복구 능력 향상을 보였다. 따라서 항공 전자장비에서 TMR 구조가 가격적인 측면에서는 2배 이상의 증가를 초래하지만, 신뢰성이 높은 것을 확인하였다.
5배 향상되는 것을 확인 하였다. 결과를 통해 TMR ARM 프로세서 ARM 비하여 3배 이상의 비용이 증대되지만, 높은 신뢰성을 보장할 수 있어 고신뢰성 임베디드 시스템에 적합함을 확인하였다. 향후 이와 같은 연구를 통해 프로세서 개발 전에 알 수 없는, 오류처리 능력, 오류처리에 따른 지연시간 등의 성능 지표를 산출 할 수 있을 것으로 생각된다.
5배의 오류 복구 능력 향상을 보였다. 따라서 항공 전자장비에서 TMR 구조가 가격적인 측면에서는 2배 이상의 증가를 초래하지만, 신뢰성이 높은 것을 확인하였다.
각 오류모델별로 2000회의 random 오류주입 실험을 수행하여 target의 상태변화를 분석 하였다. 시험결과 ARM 모델을 TMR ARM 모델로 설계할 경우, 오류복구 비율이 transient fault에서 최대 2.4배, permanent fault에서 최대 10.5배 향상되는 것을 확인 하였다. 결과를 통해 TMR ARM 프로세서 ARM 비하여 3배 이상의 비용이 증대되지만, 높은 신뢰성을 보장할 수 있어 고신뢰성 임베디드 시스템에 적합함을 확인하였다.

후속연구

결과를 통해 TMR ARM 프로세서 ARM 비하여 3배 이상의 비용이 증대되지만, 높은 신뢰성을 보장할 수 있어 고신뢰성 임베디드 시스템에 적합함을 확인하였다. 향후 이와 같은 연구를 통해 프로세서 개발 전에 알 수 없는, 오류처리 능력, 오류처리에 따른 지연시간 등의 성능 지표를 산출 할 수 있을 것으로 생각된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	신뢰성 평가는 어떤 기법을 이용하였는가?	TMR 구조의 하드웨어가 단일 프로세서 구조의 하드웨어보다 얼마나 신뢰성이 향상 되었는지를 연구하기 위하여, ARM 프로세서와 TMR ARM 프로세서의 축소된 형태의 시뮬레이션 모델을 개발하였고 각각의 신뢰성을 평가하는 연구를 수행하였다. 신뢰성 평가는 RTL을 이용한 시뮬레이션 기반 오류 주입 시뮬레이션 기법을 이용하였다. 주입된 오류별로 타겟 시스템의 상태변화를 분석하여, 오류 복구비율을 계산하였다.
	system-on-chip, package-on-a-chip과 같은 형태의 고집적 하드웨어 제품들이 초래하는 것과 해결방법은?	끊임없이 발전하는 반도체 공정 및 설계기술의 발달은 이제는 여러 모듈들이 하나의 칩으로 통합되는 system-on-chip, package-on-a-chip과 같은 형태의 고집적 하드웨어 제품들의 출시를 가능케 하였다. 이러한 고직접 제품들은 설계요구사항의 복잡도의 증가를 초래하는데 이러한 복잡도의 증가는 시스템의 기능의 고성능화, 소형화, 저 전력화 등의 기술의 도입하여 해결할 수 있다. 그러나 이러한 반도체 기술의 발전의 반작용으로 1) 설계복잡도 증가에 따른 설계상 오류의 증가 [1], 2) 반도체의 고속화에 따른 칩 내에 결함허용범위(noise margins) 감소로 인한 오류 민감도 증가와 같은 심각한 문제의 발생을 함께 초래하였다.
	항공 임베디드 시스템에서 매우 중요한 것은?	항공 임베디드 시스템은 고신뢰성 설계가 매우 중요하다. 본 논문에서는 고신뢰성 항공 임베디드 시스템 연구를 위하여 Triple Modular Redundancy(TMR) 구조의 하드웨어를 설계하였다.

참고문헌 (9)

David C. Black, Jack Donovan, Bill Bunton, Anna Keist, "SystemC:Form The Ground Up" Springer, 2004.
L.Anghel, M. Rebaudengo, M. Sonza, Reorda, M. Violante "Multi-level Fault Effects Evaluation" R. Velazco et.al. Radiation Effects on Embedded Systems, pp69-88, 2007
Nicholas J. Wang, Sanjay J. Patel "ReStore: Symptom-Based Soft Error Detection in Microprocessors" IEEE TRANSACTIONS ON DEPENDABLE AND SECURE COMPUTING, VOL. 3, NO. 3, JULY-SEPTEMBER 2006.
T.M.Austin "DIVA: A Reliable Substrate for Deep Submicron Microarchitecture Design" in 32nd Annual International Symposium on Microarchitecture(MICRO), pp.196-207, 1999.
Francesco Abate, Luca Sterpone, and Massimo Violante "A New Mitigation Approach for Soft Errors in Embedded Processors" IEEE TRANSACTIONS ON NUCLEAR SCIENCE, VOL. 55, NO. 4, AUGUST 2008.
나종화, 류대현, 김대영 공역 "ARM System -on-Chip 구조" 홍릉과학출판사.
Shubu Mukherjee "Architecture Design For Soft Errors" Morgan Kaufmann Publishers.
http://www.freescale.com
Dongwoo Lee, Jongwhoa Na, "A Novel Simulation Fault Injection Method for Dependability Analysis" IEEE Design & Test Computers, 11-12. 2009

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