치환리터럴에 의한 Quaternary Galois Field Sum-Of-Product(QGFSOP)형 1-변수 함수의 합성과 실현 Syntheses and realization of Quaternary Galois Field Sum-Of-Product(QGFSOP) expressed 1-variable functions Permutational Literals원문보기
Quaternary 논리에서 생성 가능한 1-qudit(1-variable quantum digit) 함수는 총 256개가 존재하지만 이들 중에서 가장 유용한 것은 "0,1,2,3"의 치환에 의해 $Ax^C$+D(GF4)형의 QGFSOP 표현이 가능한 24개이다. 본 논문에서는 24개 1-qudit 함수들의 $Ax^C$+D(GF4) 연산에서 피연산자인 피승수 A와 피기수 D를 다단 종속된 치환리터럴의 제어인자로 사용하는 치환리터럴(Permutational Literals, PL) 표현과 QPL(Quaternary PL) gate를 제안하였다. 그리고 상호치환 'ab', 가산 '+D', 그리고 승산 'xA'과 같은 세 개의 PL 연산자를 사용하여 QGFSOP 표현된 24개 (1-qudit) 함수를 합성하기 위한 PL 합성법을 제안하였다. 끝으로 PL 합성법을 실현하기 위한 $Ax^C$+D(GF4) 구조와 연산회로 및 CMOS 실현 방법을 제시하였다.
Quaternary 논리에서 생성 가능한 1-qudit(1-variable quantum digit) 함수는 총 256개가 존재하지만 이들 중에서 가장 유용한 것은 "0,1,2,3"의 치환에 의해 $Ax^C$+D(GF4)형의 QGFSOP 표현이 가능한 24개이다. 본 논문에서는 24개 1-qudit 함수들의 $Ax^C$+D(GF4) 연산에서 피연산자인 피승수 A와 피기수 D를 다단 종속된 치환리터럴의 제어인자로 사용하는 치환리터럴(Permutational Literals, PL) 표현과 QPL(Quaternary PL) gate를 제안하였다. 그리고 상호치환 'ab', 가산 '+D', 그리고 승산 'xA'과 같은 세 개의 PL 연산자를 사용하여 QGFSOP 표현된 24개 (1-qudit) 함수를 합성하기 위한 PL 합성법을 제안하였다. 끝으로 PL 합성법을 실현하기 위한 $Ax^C$+D(GF4) 구조와 연산회로 및 CMOS 실현 방법을 제시하였다.
Even though there are 256 possible 1-qudit(1-variable quantum digit) functions in quaternary logic, the most useful functions are 4!=24 ones capable of representing in QGFSOP expressions by possible permuting of 0,1,2, and 3. In this paper, we propose a permutational literal(PL) representation and a...
Even though there are 256 possible 1-qudit(1-variable quantum digit) functions in quaternary logic, the most useful functions are 4!=24 ones capable of representing in QGFSOP expressions by possible permuting of 0,1,2, and 3. In this paper, we propose a permutational literal(PL) representation and a QPL(Quaternary PL) gate which use the operands of a multiplicand A and an augend D in $Ax^C$+D(GF4) operation as a control variable of multi-cascaded PLs. And we also present new PL synthesis algorithms to synthesize QGFSOP expressed 24 (1-qudit) functions by applying three PL operators as ab(mutual permutation), + D(addition), and XA (multiplication). Finally architectures, circuits, and a CMOS implementation to realize proposed PL synthesis algorithms for $Ax^C$+D(GF4) functions are presented.
Even though there are 256 possible 1-qudit(1-variable quantum digit) functions in quaternary logic, the most useful functions are 4!=24 ones capable of representing in QGFSOP expressions by possible permuting of 0,1,2, and 3. In this paper, we propose a permutational literal(PL) representation and a QPL(Quaternary PL) gate which use the operands of a multiplicand A and an augend D in $Ax^C$+D(GF4) operation as a control variable of multi-cascaded PLs. And we also present new PL synthesis algorithms to synthesize QGFSOP expressed 24 (1-qudit) functions by applying three PL operators as ab(mutual permutation), + D(addition), and XA (multiplication). Finally architectures, circuits, and a CMOS implementation to realize proposed PL synthesis algorithms for $Ax^C$+D(GF4) functions are presented.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
문제 정의
본 논문에서는 quaternary quantum 논리에서 사용하는 주요 함수들의 실현에 liquid ion-trap 기술을 사용하는 quaternary Feynman 게이트나 Toffoli 게이트 대신에 현존하는 CMOS 기술로 실현이 가능한 출력 치환 게이트들을 이용해 QGFSOP 표현된 1-qudit 함수들의 합성과 실현 방법을 연구하였다. 본 논문의 구성은 다음과 같다.
제안 방법
본 논문의 구성은 다음과 같다. 먼저 Ⅱ절에서는 유용한 1-qudit 함수들로 구성 가능한 QGFSOP 표현 함수들을 살펴보았다. Ⅲ 절의 3-1장에서는 QGFSOP 표현된 24개 1-qudit 함수의 4-tupled 벡타들에 의한 AxC + D (GF4) 가산 연산의 출력벡터들 간에 일어나는 실질적 치환 작용을 분석하고, 세 가지 PL 연산자(상호치환 'ab’, 가산 '+D', 그리고 승산‘xA')를 정의하였다.
본 장에서는 3 장에서 제안한 (QGFSOP 표현 함수의) PL 합성법들을 모듈 구조 게이트로 설계하는 방법을 제시하였다. 그림 1은 본 논문의 식 (3)과 식 (4)에서 제안한 치환리터럴의 구조적 실현으로써 이 회로를 “QPL(Quaternary Permutational Literal) gate"라 명명한다.
시뮬레이션을 위해 본 논문에서 사용한 quaternary-to-binary decoder는 Io=10[㎂]일 때 0, 1Io, 2Io, 3Io의 전류모드 문턱 검출기를 사용하여 0.5Io, 1.5Io 및 2.5Io의 전압모드 문턱값을 생성한 후 이들의 윈도우 리터럴 조합으로 binary 출력 m1m2을 생성하였다.
데이터처리
Ⅳ절에서는 전 장의 PL합성법을 실현하기 위해 먼저 QPL gate 구조와 AxC + D (GF4) architecture 및 이들의 실현 회로들을 제시하였다. 다음에 S=0123인 경우에 S + D (GF4)architecture를 0.18um CMOS 기술로 설계한 HSPICE simulation 결과를 제시하고, 본 논문의 PL합성법과 이의 실현 방법을 Perkowski[1,2] 방법과 비교하였다. 결론인 Ⅴ절에서는 본 논문의 제안사항과 향후 연구 과제를 서술하였다.
+ D (GF4)형의 QGFSOP 표현된 24개 1-qudit 함수들이 공통 모듈구조의 QPL gate들에 의해 효율적으로 실현될 수 있음을 보였다. 제안한 PL 합성법의 타당성을 검증하기 위해 소스 함수가 S=0123인 경우의 S + D(GF4) 구조를 1.5V 0.18 CMOS 기술로 설계한 후 HSPICE simulation으로 함수 합성과 실현에 대한 전반적 설계 이론 및 실현 회로들의 정상 동작을 입증하였다. 향후의 연구과제는 미개척 불용함수들의 활용 방안연구와 합성알고리즘의 확장, 함수 간략화 및 양자화 기술과의 접목이라 할 수 있다.
이론/모형
식 (6)∼(8) 연산에 대한 단일 출력은 출력 단에 4-to-1 MUX 1개를 추가하면 된다. 실제로 본 논문에서 가산기의 단일출력 실현을 위한 4-to-1 MUX는 당초 3um CMOS 설계규칙으로 설계된 Pelayo[4] 의 literal generator를 0.18um CMOS 설계규칙을 적용하여 실현하였다.
성능/효과
본 논문에서는 AxC + D (GF4) 연산의 피연산자인 피승수 A와 피가수 D를 다단 종속된 PL의 제어인자로 사용하는 새로운 PL 표현법과 QPL gate를 제안하였으며, 리터럴 연산 시에 치환, 가산 및 승산의 세 가지 연산자만을 사용하여 AxC + D (GF4)형의 QGFSOP 표현된 24개 1-qudit 함수들이 공통 모듈구조의 QPL gate들에 의해 효율적으로 실현될 수 있음을 보였다. 제안한 PL 합성법의 타당성을 검증하기 위해 소스 함수가 S=0123인 경우의 S + D(GF4) 구조를 1.
다음에 세 번째에서 여섯 번째 그래프들은 위의 decoder 출력으로 제어된 S+ D(GF4) 함수의 출력들로써 좌측부터네 개씩의 세로 열 그래프들은 소스함수가 S = 0123일 때 각각 0123, 1032, 2013, 그리고 0321에 대응하는 1-qudit 함수들의 전류값들을 보여 주고 있다. 이 결과들은 피가수와 피승수를 QPL gate의 제어변수로 사용하여 QGFSOP 표현 함수를 다단 종속으로 합성한 본 논문의 PL 합성법이 현존 CMOS 기술로 실현될 수 있음을 보여 준다.
후속연구
18 CMOS 기술로 설계한 후 HSPICE simulation으로 함수 합성과 실현에 대한 전반적 설계 이론 및 실현 회로들의 정상 동작을 입증하였다. 향후의 연구과제는 미개척 불용함수들의 활용 방안연구와 합성알고리즘의 확장, 함수 간략화 및 양자화 기술과의 접목이라 할 수 있다.
질의응답
핵심어
질문
논문에서 추출한 답변
binary 인코딩 방법은 binary 경우에 무엇을 가능하게 해주는가?
Binary를 두 비트 씩 묶어서 quaternary 논리를 표현하는 binary 인코딩 방법은 binary 경우에 필요한 본래 크기의 약 1/log24=1/2 배 만큼 실제의 크기를 줄일 수 있게 해준다. 따라서 같은 수의 비트로 훨씬 더 많은 정보를 표현할 수 있는 정보표현 능력이나 소자 면적의 절감 측면뿐만 아니라 동작 속도와 전력 소비 측면 등에서도 비약적 발전을 보이고 있는 ternary나 quaternary 논리 같은 MV(multiple- valued) 논리가 현존 binary 논리의 약속받는 미래 대안이다.
MV 논리가 현존 binary 논리의 약속받는 미래 대안인 이유는 무엇인가?
Binary를 두 비트 씩 묶어서 quaternary 논리를 표현하는 binary 인코딩 방법은 binary 경우에 필요한 본래 크기의 약 1/log24=1/2 배 만큼 실제의 크기를 줄일 수 있게 해준다. 따라서 같은 수의 비트로 훨씬 더 많은 정보를 표현할 수 있는 정보표현 능력이나 소자 면적의 절감 측면뿐만 아니라 동작 속도와 전력 소비 측면 등에서도 비약적 발전을 보이고 있는 ternary나 quaternary 논리 같은 MV(multiple- valued) 논리가 현존 binary 논리의 약속받는 미래 대안이다. MV 논리는 초기에 signed digit의 특성을 그대로 반영할 수 있는 ternary 논리가 각광을 받았으나, 최근에는 quaternary Feynman 게이트와 Toffoli 게이트를 이용한 QGFSOP 표현된 quaternary 논리 함수의 합성과 실현[1,2], CMOS 논리 설계를 이용한 quaternary MUX 설계[3]와 PLA 설계[4], bipolar 기술을 이용한 quaternary 반산기 설계[5], DPC(differncial pair circuit)를 이용한 저전력 다치 VLSI 설계[6] 및 MV를 이용한 GF 연산[7] 등에서 볼 수 있는 것처럼 binary 논리의 확장 측면에서 ternary보다 유리한 quaternary 논리에 대한 연구가 활발하다.
binary 인코딩 방법은 quaternary 논리를 어떻게 표현하는가?
Binary를 두 비트 씩 묶어서 quaternary 논리를 표현하는 binary 인코딩 방법은 binary 경우에 필요한 본래 크기의 약 1/log24=1/2 배 만큼 실제의 크기를 줄일 수 있게 해준다. 따라서 같은 수의 비트로 훨씬 더 많은 정보를 표현할 수 있는 정보표현 능력이나 소자 면적의 절감 측면뿐만 아니라 동작 속도와 전력 소비 측면 등에서도 비약적 발전을 보이고 있는 ternary나 quaternary 논리 같은 MV(multiple- valued) 논리가 현존 binary 논리의 약속받는 미래 대안이다.
참고문헌 (7)
Mozammel H. A. Khan and Marek A. Perkowski, "GF(4) Based Synthesis of Quaternary Reversible/Quantum Logic Circuits," Proc. of 37th IEEE Int, Symp. on Multiple-Valued Logie(ISMVL 2007). May 13 - May 16. Norway, Oslo, pp. 11-16, 2007.
Mozammel H. A. Khan, Nafisa K. Siddika, and Marek A. Perkowski, "Minimization of Quaternary Galois Field Sum of Products Expression for Multi-Output Quaternary Logic Function using Quaternary Galois Field Decision Diagram," Proc. of 38th IEEE Int. Symp. on Multiple-Valued Logic (ISMVL 2008), pp.125-130. 2008.
Ricardo Cunha, Henri Boudinov, and Luigi Carro, "Quaternary Look-up Tables Using Voltage-Mode CMOS Logic Design," Proc. of 37th IEEE Int. Symp. on Multlple-Valued Logie(ISMVL 2007), May 13 - May 16, Norway. Oslo. pp.56-61, 2007.
F.J. Pelayo, A. Prieto, A. Lloris, and J. Ortega, "CMOS Current-Mode Multivalued PLA's," IEEE Tran. on Circuits and Systems, vol.38, no.4, pp. 434-441, April 1991.
Carlos Roberto Mingoto Junior, "A Quaternary Half-Adder Using Current-Mode Operation with Bipolar Transistor," Proc. of 36th IEEE Int. Symp. on Multiple-Valued Lagic(ISMVL 2006), pp.15-20, 2006.
Nobuaki Okada and Michitaka Kameyama, "Low-Power Multiple-Valued Reconfigurable VLSI Using Series-Gating Differential-Pair Circuits," Proc. of 37th IEEE Int. Symp. on Multiple-Valued Logic(ISMVL 2007), May 13 - May 16, Norway. Oslo, pp.25-30, 2007.
Nabil Abu - Khader and Pepe Siy, "Inverion/Division in Galois Field Using Multiple-Valued Logic." Proc. of 37th IEEE Int. Symp. on Multiple-Valued Logic(ISMVL 2007), May 13 - May 16, Norway, Oslo. pp,17-22. 2007.
AI-Helper
※ AI-Helper는 부적절한 답변을 할 수 있습니다.