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제안 방법
- 추출하였다. 본 논문에서 제안한 VCO에 대한성능은 표 2와 같이 정리가 되며, 표 3에서는 기존 연구와의 성능 비교를 하였다. 본 연구는 CMOS로 구현 한 장점 외에 0.
- 본 논문에서는 성긴 튜닝을 위해 MiM 커패시터 어레이를 사용하여 넓은 대역과 낮은 VCO 전압 이득을 확보하고, 배랙터 어레이를 사용하여 성긴 튜닝 간격을 좁히고, 최종적으로 시그마-델타 모듈레이션으로 성긴 튜닝 간격을 더 세분화 하는 3단계 성긴 튜닝 방법을 제안 하였다. 본 성긴 튜닝 방법은 위상 잡음 성능뿐만 아니라, 전체 적분 위상 잡음을 만족하고 UWB 시스템에서 하이밴드에서 기생 커패시턴스에 의한 성능 튜닝의 제약을 극복할 수 있는 방법을 제안 하였다.
- 하였다. 본 성긴 튜닝 방법은 위상 잡음 성능뿐만 아니라, 전체 적분 위상 잡음을 만족하고 UWB 시스템에서 하이밴드에서 기생 커패시턴스에 의한 성능 튜닝의 제약을 극복할 수 있는 방법을 제안 하였다. 이는 Sub-nano 공정에서 MiM 커패시터나 배랙터 커패시터의 물리적 크기를 최소화해야하는 공정 부담을 덜어 줄 수 있는 장점이 있다.
- 성긴 튜닝의 마지막 단계인 미세 대역 튜닝에서는 이진 급수 보다는 선형 급수 커패시터로 구성하여 이진 스위칭 노이즈와 커패시턴스 불일치(Mismatch)를 최소화 하였다. 미세 튜닝에서의 총 커패시턴스는 식 (13)와 같이 되며, 최대 변화 커패시턴스는 식 (14) 과같이 된다.
- 위상 잡음은 또한 시그마 델타 변조기의 입력이 바뀌는 순간의 커패시터 변화에 의해 클록 지터가 발생할 수 있어 이를 최소화하기 위해서 그림 6에서와 같이 지연 조정(Delay line adjustment)블록을 두어 커패시터 변화 시기를 정확히 발진 주파수와 맞추도록 하였다.
- 제안된 VCO는 그림 1 과 같이 Negative-gm회로, 미세튜닝을 위한 한 쌍의 배랙터(Varactor), 성긴 튜닝을 위한 튜닝 커패시터 어레이(Tuning capacitor arrays) 와성긴 튜닝제어기(Coarse Tuning Gontroller)로 구성된다. 튜닝 커패시터 어레이는 그림 2와 같이 MiM 튜닝 어레이, 배랙터 튜닝 어레이, 디더드 배랙터 튜닝 어레이로 구성된다.
대상 데이터
- 본 VCO는 0.13 pm 1 Poly 8 Metal CMOS 공정으로 제작 되었고, VCO의 전체 면적은 0.31 mm2 이었다. 그림 8의 전체 칩 사진에서 VC。와 시그마 델타 변조기 (SDM)는 우측 하단에 위치해 있다.
데이터처리
- VCO의 출력의 측정은 그림 12와 같은 테스트 보드 환경에서 SMA 포트 출력을 스펙트럼 분석기를 통하여 결과를 추출하였다. 본 논문에서 제안한 VCO에 대한성능은 표 2와 같이 정리가 되며, 표 3에서는 기존 연구와의 성능 비교를 하였다.
이론/모형
- 수 있다. 이 전체 잡음을 예측하기 위해서, 고유위상 잡음은 LC tank Oscillator 만을 Cadence SpecreRF™으로 시뮬레이션 하여 얻었고, 디더링 위상잡음은 식18을 Matlab™ 시뮬레이션으로 얻어 그 합을 그림 7과 표시하였다.
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