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카운터 기반 디지털 보상 기법을 이용한 위상 고정 루프
Phase-Locked Loops using Digital Calibration Technique with counter 원문보기

전기학회논문지 = The Transactions of the Korean Institute of Electrical Engineers, v.60 no.2, 2011년, pp.320 - 324  

정찬희 (고려대 공과대 나노반도체학과) ,  (고려대 공과대 전자전기공학과) ,  이관주 (고려대 공과대 전자전기공학과) ,  김훈기 (고려대 공과대 전자전기공학과) ,  김수원 (고려대 전자전기공학과)

Abstract ▼ AI-Helper 아이콘AI-Helper

A digital technique is adopted to calibrate the current mismatch of the charge pump (CP) in phase-locked loops. A 2 GHz charge pump PLL (CPPLL) is used to justify the proposed calibration technique. The proposed digital calibration technique is implemented simply using a counter. The proposed calibr...

주제어

#Charge pump(CP) mismatch   #Digital calibration   #Charge pump phase-locked loop(CPPLL)  

AI 본문요약
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문제 정의

  • 본 논문에서는 카운터와 멀티 모드 전하 펌프를 사용한 디지털 보상 기법을 제안하였다. 멀티 모드 전하 펌프를 사용함으로써, 보상할 수 있는 전류( compensation ΔI )를 전체 전류의 0.
  • 디지털 보상 기법은 정확한 보상이 가능하지만, resolution문제와 보상 시간이 길다는 단점을 가진다. 이에 본 논문에서는 높은 전류 차이 보상 기능을 가지면서, 보상 시간을 줄이는 디지털 보상 기법을 제안하였다.
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질의응답

핵심어 질문 논문에서 추출한 답변
디지털 보상 기법인 멀티 모드 전하 펌프를 사용하면 보상 전류를 얼만큼 줄일 수 있는가? 본 논문에서는 카운터와 멀티 모드 전하 펌프를 사용한 디지털 보상 기법을 제안하였다. 멀티 모드 전하 펌프를 사용함으로써, 보상할 수 있는 전류(compensation ΔI)를 전체 전류의 0.25%에 해당하는 0.5μA까지 줄였다. 또한, 카운터를 사용함으로써 최악의 경우에 settling time이 80μs로 기존 논문에 비해 50%까지 settling time을 줄일 수 있었다.
전하 펌프는 어디에서 널리 사용되고 있는 회로인가? 전하 펌프(Charge pumps)는 아날로그 회로에서 위상 고정 루프(Phase-Locked Loop: PLL), 지연 고정 루프(Delay-Locked Loop: DLL), 그리고 클럭 데이터 복원 회로(Clock and Data Recovery: CDR)에서 널리 사용되고 있는 회로이다 [1]. 이러한 전하 펌프는 선형 위상 검출기에서 발생하는 위상 차이에 비례하여 컨트롤 전압(Vctrl)을 증가시 키거나 감소시키는 역할을 한다.
위상 검출기는 어떤 역할을 하는가? 멀티 모드 전하 펌프는 2개의 전하 펌프로 구성되며, 락킹되기 전까진 일반적인 전하 펌프 역할을 하다가 락킹이 된 후에는 IDN전류를 변화시켜 IUP전류와 일치하게 하여, 전하 펌프에서 발생하는 전류 차이를 보상해 주는 역할을 한다. 위상 검출기는 위상-주파수 검출기의 UP신호, DN신호 그리고 3-bit 카운터에서 컨트롤 비트 신호를 받아, 3-bit 카운터의 동작을 멈추는 역할을 한다.
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참고문헌 (6)

  1. B. Razavi., Design of Analog CMOS Integrated Circuits, New York:MCgraw-Hill, 2001. 

  2. T. A. D. Riley, N. M. Filiol, Q. Du, and J. Kostamovaara, "Techniques for in-band phase noise reduction in ${\Sigma}{\Delta}$ synthesizers," IEEE Transactions on Circuits and Systems-II, Analog Digital Signal Processing, vol. 50, no. 11, pp. 794-803, Nov. 2003. 

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  3. W. Rhee, "Design of high-performance CMOS charge pumps in phase-locked loops," in Proceeding IEEE International Symposium on Circuits and Systems, Jun. 1999, vol. 2, pp. 545-548. 

  4. Y.-S. Choi and D.-H. Han, "Gain-boosting charge pump for current matching in phase-locked loop," IEEE Transactions on Circuits Systems. II, Express Briefs, vol. 53, no. 10, pp. 1022-1025, Sep. 2006. 

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  5. N. D. Dalt and C. Sandner, "sub-picosecond jitter PLL for clock generation in 0.12 $\mum$ digital CMOS," IEEE Journal of Solid-State Circuits, vol. 38, no. 7, pp. 1275-1278, Jul. 2003. 

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  6. C.-F. Liang, S.-H. Chen and S.-I. Liu, "digital--calibration technique for charge pumps in Phase-locked systems," IEEE Journal of Solid-State Circuits, vol. 43, no. 2, pp. 390-398, Feb. 2008. 

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