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문제 정의
- 연구에서는 유연한 성질을 갖는 반도체 물질로서 무전해 식각법을 이용한 p-type Si 나노와이어를 합성하여 field-effect transistor (FET) 소자를 제작하고 그 전기적 특성을 평가하였다. 유연한 성질을 갖는 polyimide (PI) 기판을 사용하여 유연소자의 구조를 설계하고 제작하였으며 기존의 단단한 Si 기판을 이용한 소자와의 전기적 특성을 비교하였다.
제안 방법
- Output 곡선은 게이트 전압(Vg)을 0 V 부터 −40 V 까지 −10 V의 단계로 변화시켜 가며 측정하였고, Au 전극을 사용하였을 때 Ohmic contact를 갖는 것을 확인하였다(Fig.
- 유연 기판을 사용한 FET 소자의 안정성을 평가하기 위해서 bending 횟수를 증가시켜 가며 I-V를 측정하였다. Bending 시험은 Fig.
- 제작된 FET 소자의 경우 반도체 소자 분석기인 HP-4145B를 이용하여 상온에서 전압을 인가하여 전류-전압(I-V) 곡선을 측정하였다. 유연기 판에 제작한 FET 소자는 bending 횟수를 1500회까지 증가시켜가며 I-V를 측정하면서 전기적 특성 변화를 관찰하였다.
- 연구에서는 유연한 성질을 갖는 반도체 물질로서 무전해 식각법을 이용한 p-type Si 나노와이어를 합성하여 field-effect transistor (FET) 소자를 제작하고 그 전기적 특성을 평가하였다. 유연한 성질을 갖는 polyimide (PI) 기판을 사용하여 유연소자의 구조를 설계하고 제작하였으며 기존의 단단한 Si 기판을 이용한 소자와의 전기적 특성을 비교하였다. 제작된 유연소자의 안정성을 평가하기 위한 bending 실험으로 bending 횟수를 변화시켜가면서 전기적 특성의 변화를 분석하였다.
- 이렇게 Si 기판 위에서 제작된 FET의 전기적 특성은 I-V 측정을 통하여 분석하였다. Fig.
- 합성된 Si 나노와이어의 구조를 확인하기 위하여 fieldemission scanning electron microscopy (FESEM, Hitachi S2400)를 이용하여 분석하였다. 제작된 FET 소자의 경우 반도체 소자 분석기인 HP-4145B를 이용하여 상온에서 전압을 인가하여 전류-전압(I-V) 곡선을 측정하였다. 유연기 판에 제작한 FET 소자는 bending 횟수를 1500회까지 증가시켜가며 I-V를 측정하면서 전기적 특성 변화를 관찰하였다.
- 제작된 Si 나노와이어의 전기적 특성을 파악하기 위하여 FET 소자를 제작하였다. 과도핑된 p-type Si 기판을 하부 게이트로 사용하였고 그 위에 건식 산화된 SiO2 300 nm를 게이트 절연막으로 이용하였다.
- 유연한 성질을 갖는 polyimide (PI) 기판을 사용하여 유연소자의 구조를 설계하고 제작하였으며 기존의 단단한 Si 기판을 이용한 소자와의 전기적 특성을 비교하였다. 제작된 유연소자의 안정성을 평가하기 위한 bending 실험으로 bending 횟수를 변화시켜가면서 전기적 특성의 변화를 분석하였다.
- 합성된 Si 나노와이어의 구조를 확인하기 위하여 fieldemission scanning electron microscopy (FESEM, Hitachi S2400)를 이용하여 분석하였다. 제작된 FET 소자의 경우 반도체 소자 분석기인 HP-4145B를 이용하여 상온에서 전압을 인가하여 전류-전압(I-V) 곡선을 측정하였다.
대상 데이터
- 하부 게이트로는 PI 기판 위에 Al을 thermal evaporation 방법을 이용하여 200 nm 두께로 증착시켰다. 게이트 절연막은 poly (4-vinylphenol) (PVP)을 polypylene glycol monomethy ether acetate (PGMEA) 용매와 poly(melamin-co-formaldehyde) (MMF) 경화제를 혼합하여 만든 10 wt%의 용액을 Al 게이트 위에 스핀코팅 하였다. 코팅된 PVP층은 175℃의 오븐에서 1시간 동안 열처리하여 경화시켰다.
- 제작된 Si 나노와이어의 전기적 특성을 파악하기 위하여 FET 소자를 제작하였다. 과도핑된 p-type Si 기판을 하부 게이트로 사용하였고 그 위에 건식 산화된 SiO2 300 nm를 게이트 절연막으로 이용하였다. 합성된 Si 나노와이어는 기판에서 떼어 내어 이소프로필 알코올에 넣고 초음파를 이용하여 분산시켜 준 후, 채널로서 사용하기 위하여 SiO2 산화 막 위에 떨어뜨려주었다.
- 2(a)와 같은 구조의 FET 소자를 제작하였다. 기판은 PVP의 경화온도에서도 손상이 없고 유연한 성질을 갖는 PI 기판을 사용하였으며 그 위에 하부 게이트 전극으로 Al을, 그리고 게이트 절연막은 유연한 성질의 유기물인 PVP를 사용하였다. Output 곡선은 게이트 전압(Vg)을 0 V 부터 −40 V 까지 −10 V의 단계로 변화시켜 가며 측정하였고, Au 전극을 사용하였을 때 Ohmic contact를 갖는 것을 확인하였다(Fig.
- 나노와이어 합성에 사용된 Si 기판은 B가 도핑 된 1-10 Ω·cm 저항을 갖는 p-type의 (100) 방향의 기판을 사용하였다.
- 나노와이어 합성을 위한 Si 기판은 기판 위의 유기물과 산화물을 제거하기 위하여 각각 RCA 세척법과 10% HF 용액을 이용하여 준비하였다. 나노와이어 합성에 사용된 Si 기판은 B가 도핑 된 1-10 Ω·cm 저항을 갖는 p-type의 (100) 방향의 기판을 사용하였다.
- 마찬가지로 source와 drain 전극은 간격이 8 µm인 Au를 이용하였다.
이론/모형
- 유연기판 위에서 Si 나노와이어를 이용한 FET 소자의 안정성을 평가하기 위하여 기판으로 PI를 사용하였다. 하부 게이트로는 PI 기판 위에 Al을 thermal evaporation 방법을 이용하여 200 nm 두께로 증착시켰다.
성능/효과
- (c)), Ion/Ioff ratio와 Vth은 각각 2 × 105과 10.7 V임을 확인 할 수 있었다.
- 50℃의 온도에서 2시간 동안 나노와이어를 식각하였을때, 길이 100 µm, 지름 10-300 nm의 나노와이어가 기판으로부터 수직배열 된 상태로 합성되었음을 확인할 수 있다.
- Transfer 곡선 분석을 통하여 Ion/Ioff ratio, 문턱전압(Vth)은 각각 8 × 105과 5V임을 확인할 수 있었다.
- 그 결과, 500 회까지의 bending 시험에서는 전기적 특성이 초℃기의 특성과 크게 차이가 없었지만, 1000회 이상부터 전류량이 감소하기 시작하여 1500회까지 Ion/Ioff ratio와 µeff가 8 × 103과 16 cm2/V·s으로 크게 감소되었다.
- 단단한 Si 기판 대신 유연한 PI 기판을 사용한 FET 소자의 경우 나노와이어의 이동도 차이는 크게 없었었으나 Vth 와 S 값이 크게 증가하는 것을 확인 할 수 있었다. 이는 PVP와 나노와이어 사이의 계면 및 전극과 나노와이어 사이의 계면에서 결함이 증가한 때문으로 생각된다.
- 이는 PVP와 나노와이어 사이의 계면 및 전극과 나노와이어 사이의 계면에서 결함이 증가한 때문으로 생각된다. 유연기판에 제작한 FET 소자의 안정성을 시험한 결과, 500회의 bending 횟수에서는 안정적인 전기적 특성을 보였지만 1000회 이상부터 전기적 특성이 감소하기 시작하여 1500회의 bending 횟수에서는 초기 소자보다 약 1/2배만큼 이동도와 Ion/Ioff ratio가 감소하는 것을 확인 할 수 있었다. 이는 나노와이어의 결함 증가뿐만 아니라 나노와이어와 절연막 및 전극 사이의 계면에서의 결함에 의한 것으로 판단된다.
후속연구
- 이는 나노와이어의 결함 증가뿐만 아니라 나노와이어와 절연막 및 전극 사이의 계면에서의 결함에 의한 것으로 판단된다. 이러한 특성 변화를 방지하기 위해서는 소자의 passivation 및 구조 변화를 통하여 안정성을 보다 높일 수 있을 것으로 기대된다.
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