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電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.48 no.10 = no.412, 2011년, pp.39 - 45
양병도 (충북대학교 전자정보대학) , 민제중 (충북대학교 전자정보대학)
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This paper proposes a low power current-steering 10-bit DAC selecting clock enable signal. The proposed DAC reduces the clock power by cutting the clock signal to the current-source cells in wihich the data will not be changed. The proposed DAC was implemented using a 0.13
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| 핵심어 | 질문 | 논문에서 추출한 답변 |
|---|---|---|
| 10비트 전류구동 DAC 블록 다이어그램이 가지고 있는 문제점은 무엇인가? | 그림 1은 이진 가중치(binary weighted) 전류원 셀과 세그먼트 구조(segmented structure)를 기본으로한 10비트 전류구동 DAC 블록 다이어그램이다. 이 DAC 구조에서는 높은 성능을 위하여, 많은 수의 전류원 셀과 높은 샘플링 주파수가 요구된다. 그러나 전류원 셀과 샘플링 주파수의 증가는 클럭 버퍼 회로의 전력소모를 증가시키는 원인이 된다. | |
| 전류구동 DAC의 클럭 신호 라인에서 큰 전력이 소모되는 이유는 무엇인가? | 전류원 셀의 데이터는매 클럭마다 신호가 인가되어 셀의 데이터를 업데이트 한다. 많은 수의 전류원 셀들에 의한 증가한 기생 커패 시턴스 때문에, 클럭 신호 라인들에서는 큰 전력이 소모된다. | |
| 전류구동 DAC의 장점은 무엇인가? | 전류구동 DAC는 넓은 대역폭과 큰 SFDR를 보장함과 동시에 빠른 속도를 가지고 있어서 널리 사용되고 있다. 그림 1은 이진 가중치(binary weighted) 전류원 셀과 세그먼트 구조(segmented structure)를 기본으로한 10비트 전류구동 DAC 블록 다이어그램이다. |
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