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문제 정의
- 본 논문에서는 시간-디지털 변환기(TDC)의 성능 개선을 위하여, 2단 구조의 12bit TDC를 제안하였다. CTDC에서 두 입력 시간 차이를 8ps단위로 디지털 변환을 하고 시간 차이가 8ps 이하가 되었을 때 2단 시간증폭기(2-S VTA)를 이용해 증폭하였다.
제안 방법
- 본 논문에서는 시간-디지털 변환기(TDC)의 성능 개선을 위하여, 2단 구조의 12bit TDC를 제안하였다. CTDC에서 두 입력 시간 차이를 8ps단위로 디지털 변환을 하고 시간 차이가 8ps 이하가 되었을 때 2단 시간증폭기(2-S VTA)를 이용해 증폭하였다. 증폭된 시간은 FTDC에서 다시 8ps 단위로 디지털 변환하여 2단 TDC의 LSB를 결정한다.
- 그림 9는 CTDC의 해상도를 맞춘 방법을 보여준다. START단과 STOP단 인버터의 rising time과 falling time을 맞추면서 지연시간을 8ps 차이로 설계하는 것은 불가능하기 때문에 VDD/2 지점에서 앞단의 출력과 뒷단 출력과의 지연시간을 위상이 바뀌어도 같은 값을 가질 수 있도록 설계하였다.
- 플립플롭의 설계가 중요한데 그 이유는 START와 STOP라인에서 플립플롭에 연결된 부분의 로드가 짝수단과 홀수단이 다르게 되면 신호의 지연시간도 달라져서 인버터 VDL의 해상도를 일정하지 않게 만들기 때문이다. 그래서 플립플롭의 START와 STOP이 들어오는 부분은 똑같이 맞춰주되, 플립플롭의 출력단에 다른 종류의 플립플롭을 사용하여 인버터 VDL의 짝수단과 홀수단의 위상을 따로 비교할 수 있게 하였다.
- 기존의 시간증폭기의 단점을 보완하기 위해 버니어 지연을 적용한 버니어 시간증폭기(VTA)를 사용하였으며 그림 4에 회로도를 나타냈다.
- FTDC는 2-S VTA의 증폭된 시간차를 입력받아 CTDC와 동일한 방식으로 동작한다. 단 2개를 사용하여 2-S VTA에서 발생하는 에러를 교정할 수 있게 전체 TDC를 설계하였다. 최종적으로 2단 TDC는 식(2)의 해상도를 갖게 된다.
- 하지만 TA는 고급 공정을 기반으로 높은 해상도를 얻는 구조가 대부분이다. 따라서 본 논문에서는 버니어 지연을 이용하여 일반 공정에서도 높은 해상도를 얻을 수 있는 버니어 시간증폭기(VTA)를 사용하였으며, 시간 디지털 변환기 또한 버니어 지연을 이용하였다. 또한 해상도를 높이기 위해 TDC구조를 2단 구조로 설계하였으며, 인버터 체인과 보정회로를 사용하여 회로의 속도를 높이고, 미스매치를 줄였다.
- 이를 해결하기 위하여 FTDC에 1bit를 추가하여(6bit+1bit) VTA의 이득이 64보다 커졌을 경우에도 양자화 할 수 있도록 했다. 또한 음수값이 나올 경우도 보정하기 위해 회로를 4bit 추가하여 STOP과 START 신호를 반대로 입력하여 양자화 하였다. 이를 그림 6에 나타냈다.
- 따라서 본 논문에서는 버니어 지연을 이용하여 일반 공정에서도 높은 해상도를 얻을 수 있는 버니어 시간증폭기(VTA)를 사용하였으며, 시간 디지털 변환기 또한 버니어 지연을 이용하였다. 또한 해상도를 높이기 위해 TDC구조를 2단 구조로 설계하였으며, 인버터 체인과 보정회로를 사용하여 회로의 속도를 높이고, 미스매치를 줄였다. 최종적으로 12bit, 0.
- . 이를 해결하기 위하여 FTDC에 1bit를 추가하여(6bit+1bit) VTA의 이득이 64보다 커졌을 경우에도 양자화 할 수 있도록 했다. 또한 음수값이 나올 경우도 보정하기 위해 회로를 4bit 추가하여 STOP과 START 신호를 반대로 입력하여 양자화 하였다.
- 인버터 VDL에서 START와 STOP의 인버터 크기를 조절하여 CTDC의 해상도를 8ps로 설계하였다. 그림 9는 CTDC의 해상도를 맞춘 방법을 보여준다.
- 제안한 시간 디지털 변환기의 입력 범위는 64 × 8ps = 512ps이다. 입력 범위는 단수가 많아질수록 넓어지겠지만 시간 디지털 변환기 동작에 필요한 범위와 양자화 노이즈를 고려하여 6bit로 설계했다.
- 또한 해상도를 높이기 위해 TDC구조를 2단 구조로 설계하였으며, 인버터 체인과 보정회로를 사용하여 회로의 속도를 높이고, 미스매치를 줄였다. 최종적으로 12bit, 0.125ps의 해상도와 512ps의 넓은 입력범위를 가질 수 있는 것을 모의실험을 통하여 검증하였다.
대상 데이터
- 실제 설계에서는 8ps의 해상도로 설계하였다. 그림 2의 플립플롭은 두 라인의 입력신호 중 우선순위를 비교하여 STOP이 START보다 먼저 입력되었을 때 반전된 신호를 출력한다.
- 제안한 시간 디지털 변환기의 입력 범위는 64 × 8ps = 512ps이다.
성능/효과
- TDC와 2-S VTA 모두 버니어 라인으로 설계하였기 때문에 기존의 TDC에서 회로의 성능을 크게 좌우했던 인버터 최소 지연시간에 의한 해상도의 한계점을 개선할 수 있었다. 2-S VTA의 이득과 회로 자체의 부정합에 의한 문제점들을 디지털 교정 회로를 사용해 줄임으로써, 훨씬 높은 수준의 TDC 해상도를 구현할 수 있었다. 본 연구는 ADPLL과 같은 시간-디지털 변환기가 필요한 시스템의 성능 향상에 크게 기여할 것으로 예상된다.
- 125ps의 높은 해상도를 얻을 수 있었다. TDC와 2-S VTA 모두 버니어 라인으로 설계하였기 때문에 기존의 TDC에서 회로의 성능을 크게 좌우했던 인버터 최소 지연시간에 의한 해상도의 한계점을 개선할 수 있었다. 2-S VTA의 이득과 회로 자체의 부정합에 의한 문제점들을 디지털 교정 회로를 사용해 줄임으로써, 훨씬 높은 수준의 TDC 해상도를 구현할 수 있었다.
- 결과적으로 그 결과 CTDC 전체 해상도는 위상이 반전되어도 8ps의 일정한 값을 갖는다. 그림 10은 50ps의 입력시간차에 대한 CTDC 모의실험 결과 파형을 4번째 단부터 8번째 단까지의 파형이며, 약 8ps의 일정한 해상도를 보여준다.
- 125ps 단위로 증가하여 실험한 결과이며, 그림 11은 CTDC 및 FTDC의 출력결과를 그래프로 나타냈다. 디지털 교정기 블록을 추가하여 선형적인 결과를 얻을 수 있다는 것을 확인할 수 있다. 표 3은 시간증폭기를 사용한 TDC의 성능을 비교했다.
- 이득을 높이기 위하여 2단 구조를 이용하였으며 선형성을 최대로 유지하면서 최종적으로 ±15ps의 입력범위와 전체 이득을 64이상 얻을 수 있어서 6bit의 해상도가 가능하다.
- 2-S VTA는 64이상의 이득을 가짐으로 FTDC가 6bit의 해상도를 가능하게 해준다. 최종적으로 인버터 체인 구조를 이용하여 빠른 연산과 기존의 버퍼 지연단에서 발생하는 소자의 미스매치를 50%이상 줄일 수 있었으며, 512ps의 넓은 입력범위와 12bit, 0.125ps의 높은 해상도를 얻을 수 있었다. TDC와 2-S VTA 모두 버니어 라인으로 설계하였기 때문에 기존의 TDC에서 회로의 성능을 크게 좌우했던 인버터 최소 지연시간에 의한 해상도의 한계점을 개선할 수 있었다.
후속연구
- 2-S VTA의 이득과 회로 자체의 부정합에 의한 문제점들을 디지털 교정 회로를 사용해 줄임으로써, 훨씬 높은 수준의 TDC 해상도를 구현할 수 있었다. 본 연구는 ADPLL과 같은 시간-디지털 변환기가 필요한 시스템의 성능 향상에 크게 기여할 것으로 예상된다.
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