최근 모바일 기기의 수요의 증가와 더불어 다양한 멀티미디어 기능을 요구함에 따라 배터리 사용시간이 줄어들고 있다. 이에 따라 배터리 사용시간을 늘이기 위한 여러 가지 방법들이 제안되고 있다. 이러한 방법을 구현하기 위해서는 배터리 상태를 정확히 알아야 하며, 이를 위한 고해상도 아날로그-디지털 변환기를 필요로 하게 된다. 기존의 integrating sigma-delta ADC의 경우, 초기화-시간 변환시간을 해상도로 변환을 하지 않는 단점이 있다. 이런 단점으로 인해 bit수에 해당되는 모든 디지털 값을 표현 할 수 없게 된다. 위와 같은 단점을 보완하기 위해 본 논문에서는 올림/내림 계수기를 사용함으로써 초기화-시간 변환시간을 해상도로 변환을 하지 않고도 bit수에 해상되는 모든 디지털 값을 표현 가능하게 하였다. 이로 인해 기존 변환기의 시뮬레이션 결과에 비해 향상된 SDNR을 보여주었다. 또한 휴대용 배터리 관리 시스템에 적합하도록 저전력으로 설계를 진행 하였으며, 0.35-um 공정으로 제작이 이루어졌다.
최근 모바일 기기의 수요의 증가와 더불어 다양한 멀티미디어 기능을 요구함에 따라 배터리 사용시간이 줄어들고 있다. 이에 따라 배터리 사용시간을 늘이기 위한 여러 가지 방법들이 제안되고 있다. 이러한 방법을 구현하기 위해서는 배터리 상태를 정확히 알아야 하며, 이를 위한 고해상도 아날로그-디지털 변환기를 필요로 하게 된다. 기존의 integrating sigma-delta ADC의 경우, 초기화-시간 변환시간을 해상도로 변환을 하지 않는 단점이 있다. 이런 단점으로 인해 bit수에 해당되는 모든 디지털 값을 표현 할 수 없게 된다. 위와 같은 단점을 보완하기 위해 본 논문에서는 올림/내림 계수기를 사용함으로써 초기화-시간 변환시간을 해상도로 변환을 하지 않고도 bit수에 해상되는 모든 디지털 값을 표현 가능하게 하였다. 이로 인해 기존 변환기의 시뮬레이션 결과에 비해 향상된 SDNR을 보여주었다. 또한 휴대용 배터리 관리 시스템에 적합하도록 저전력으로 설계를 진행 하였으며, 0.35-um 공정으로 제작이 이루어졌다.
Recently, with mobile devices increasing, as a variety of multimedia functions are needed, battery life is decreased. Accordingly the methods for extending the battery life has been proposed. In order to implement these methods, we have to know exactly the status of the battery, so we need a high re...
Recently, with mobile devices increasing, as a variety of multimedia functions are needed, battery life is decreased. Accordingly the methods for extending the battery life has been proposed. In order to implement these methods, we have to know exactly the status of the battery, so we need a high resolution analog to digital converter(ADC). In case of the existing integrating sigma-delta ADC, it have not convert reset-time conversion cycle to function of resolution. Because of this reason, all digital values corresponding to the all number of bits will not be able to be expressed. To compensated this drawback, this paper propose that all digital values corresponding to the number of bits can be expressed without having to convert reset-time additional conversion cycle to function of resolution by using a up-down counter. The proposed circuit achieves improved SNDR compared to conventional converters simulation result. Also, this was designed for low power suitable for battery management systems and fabricated in 0.35um process.
Recently, with mobile devices increasing, as a variety of multimedia functions are needed, battery life is decreased. Accordingly the methods for extending the battery life has been proposed. In order to implement these methods, we have to know exactly the status of the battery, so we need a high resolution analog to digital converter(ADC). In case of the existing integrating sigma-delta ADC, it have not convert reset-time conversion cycle to function of resolution. Because of this reason, all digital values corresponding to the all number of bits will not be able to be expressed. To compensated this drawback, this paper propose that all digital values corresponding to the number of bits can be expressed without having to convert reset-time additional conversion cycle to function of resolution by using a up-down counter. The proposed circuit achieves improved SNDR compared to conventional converters simulation result. Also, this was designed for low power suitable for battery management systems and fabricated in 0.35um process.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
문제 정의
본 논문에서는 새로운 방법의 최하위 교정 기법을 제안하였다. Integrating sigma-delta ADC에서는 절대 정확도 향상을 위해 최하위 비트를 교정하는 방법이 들어가야 한다.
가설 설정
1. 각각의 아날로그-디지털 변환 시 적분기 및 계수기가 초기화를 한 후, 데이터 변환을 시작한다.
2. 적분기에서는 고정된 사이클 동안 입력 전압을 누적하게 된다. 비교기에서는 적분기 출력이 기준전압보다 높을 경우, 감지 신호를 내보내게 된다.
제안 방법
Integrating sigma-delta ADC의 정확성을 올리기 위해 최하위 비트 교정 기법을 제안하였다. 하나의 데이터에 대한 변환이 끝났을 때의 적분기 출력은 식(11)과 같으며, 그림 6은 적분기 입력에 따른 적분기 출력의 관계를 나타내는 그림이다.
기존의 single slope방식 ADC의 연산증폭기에서 발생하는 오프셋 및 스위치로부터 발생하는 전하주입 현상의 에러를 보정하기 위해 아날로그 보상기법을 사용하고, ADC 시스템 상의 오프셋 및 이득 에러를 바로 잡기 위한 디지털 교정기법을 사용하였다.[2-3] 또한, 최하위 비트의 정확성 향상을 위해 새로운 기법을 적용하여 성능을 개선하였다.
하지만, 실제적으로 올림/내림 계수기가 계산을 하는 횟수는 반전 구간 및 초기화 구간을 제외한 2N+1-2의 횟수가 된다. 이러한 계산 과정에서 발생하는 에러를 제거하기 위해 적분기의 입력과 출력에 관계로부터 최하위 비트를 교정 하였다.
그림 3의 FFT 시뮬레이션 결과에서 보듯이 오프셋이 누적됨에 따라 DC 주파수 성분의 크기가 커지는 것을 확인 할 수 있다. 이러한 문제점을 보정하기 위해 n번의 사이클을 추가하여 위의 문제를 해결 하였다.[1]
해상도가 증가할수록 입력에 대한 연산의 수가 증가하여 반전 구간 및 초기화 구간에 대한 비중이 줄어들어 오차가 줄어들어 무시를 하였다. 하지만, 본 논문에서는 연산을 하지 않는 구간으로부터 발생하는 에러 값 교정 기법을 사용하여 기존에 비해 향상된 결과 검증을 하였다.
데이터처리
성능을 비교하기 위해 두 가지 방법에 대해 FFT 시뮬레이션을 수행하였고, 그림 7-8은 FFT 시뮬레이션 결과를 나타낸 그림이다. 기존의 경우에는 97.
성능/효과
그 결과, 아날로그-디지털 변환기의 bit수에 해당되는 모든 디지털 출력 값을 얻을 수 있었고, 이로써 향상된 해상도를 얻을 수 있었다.
24dB의 SNDR 결과를 보였으며. 제안된 방법의 경우에는 98.04dB로 기존에 비해 향상된 결과를 얻을 수 있었다.
질의응답
핵심어
질문
논문에서 추출한 답변
BMIC의 기능은?
BMIC는 휴대기기 및 전기자동차의 배터리 전력제어를 지능적으로 구현 할 수 있고, 이들 자체적으로 고효율로 동작하기 위해 저전력으로 동작되어야 한다. 이와 같은 IC에 사용되는 데이터 변환기는 높은 정확도 및 선형성을 필요로 한다.
기존의 integrating sigma-delta ADC의 단점은 무엇인가?
이러한 방법을 구현하기 위해서는 배터리 상태를 정확히 알아야 하며, 이를 위한 고해상도 아날로그-디지털 변환기를 필요로 하게 된다. 기존의 integrating sigma-delta ADC의 경우, 초기화-시간 변환시간을 해상도로 변환을 하지 않는 단점이 있다. 이런 단점으로 인해 bit수에 해당되는 모든 디지털 값을 표현 할 수 없게 된다.
sigma-delta modulation에 기반을 둔 integrating converter의 특징은?
이러한 조건을 만족하는 데이터 변환기로는 sigma-delta modulation에 기반을 둔 integrating converter가 적합하다. 이 변환기의 특징으로는 낮은 변환 속도를 가지고 있으나, 높은 해상도 및 낮은 소모 전력을 보여주며 간단한 구조로 인해 추가적인 디지털 프로세싱이 용이하다는 장점이 있다.[1]
참고문헌 (7)
J. Robert, G. C Temes, V. Valencic, R. Dessoulavy, and P. Deval, "A 16-Bit low-voltage CMOS A/D converter" IEEE J . Solid-State Circuit, vol. SC-22, pp 157-63, 1987
J. Robert and V. Valencic, "Offset and charge injection compensation in an incremental analog-to-digital converter" in Proc. European Solid-State Circuits Conf. (Toulouse, France), pp. 45-48, Sept. 1985,
J. Robert, G. C. Temes, F. Krummenacher, V. Valencic, and P. Deval, "Offset and clock-feedthrough compensated switched-capacitor integrators" Electron. Lett, vol.21, pp. 941-942, Sept. 26, 1985
K. S. Tan, S. Kiriaki, M. De Wit, J. Fattaruso, C. Y. Tsay, W. Matthews, and R. Hester, "Error correction techniques for high-performance differential A/D converters" IEEE J . Solid-State Circuit, vol.25, pp 1318-1327, 1990
G. Azzopardi, I. Grech, J. Micallef, and F. Maloberti "A Low Voltage High Resolution Pipelined Incremental ADC" IEEE Electronics, Circuit and System Int. Conf. vol.3, pp 1499-1502, 1999
P. C. Maulik, M. S. Chadha, W. L. Lee, P. J. Crawley "A 16-Bit 250-kHz Delta-Sigma Modulator and Decimation Filter" IEEE J . Solid-State Circuit, vol.35, pp. 458-467, April, 2000
T. Ndjountche, F. L. Luo, R. Unbehauen "A High-Frequency Double-Sampling Second-Order Delta Sigma Modulator" IEEE Trans. Circuit and Sys. II, vol.52, pp 841-845, Dec, 2005
AI-Helper
※ AI-Helper는 부적절한 답변을 할 수 있습니다.