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문제 정의
- 본 논문에서는 기존의 charge pump회로에 배전압 회로를 응용한 고전압 전압 증배 회로를 구현하여 그 성능을 평가하였다. 회로의 소자 신뢰성을 확보하기 위하여 DMOS 소자로 회로를 구성하여 Vgd가 높은 전압에서 견딜 수 있도록 하였다.
- 본 논문에서는 점점 낮아지는 구동 전압에서도 효율적으로 높은 전압을 발생시킬 수 있는 전압 증배 회로를 소개하고 그 성능을 검증한다. 제안된 전압 증배 회로는 기존의 charge pump 회로에 배전압 회로를 응용하여 구현함으로써 적은 charge pump 단수로 고전압 전압 증배가 가능하도록 하였다.
제안 방법
- 따라서, 제안된 전압 증배 회로는 기존의 charge pump에서 증배된 전압을 다시 이용하여 전하를 상위 단으로 전달하는 방식으로 충전된 전하를 반복적으로 이용하여 효과적으로 전압 증배가 가능하도록 한 구조이다. 6단 이후의 배전압 회로 구성은 여러가지 형태로 구성할 수 있으나 본 논문에서는 하위단을 구성한 형태를 반복 구성하는 구조로 설계하였다. 즉, NDMOS 게이트 신호를 제어하는데 있어 이미 증배된 신호 전압을 이용할 수도 있지만 NDMOS의 소스가 접지에 연결된 형태로 이를 스위치로 동작시키는데 굳이 높은 전압이 필요 없기 때문에 그림 3 또는 그림 4의 SW2에 해당되는 NDMOS의 게이트 제어 신호로 하위 단 구성과 같은 구조인 시스템 클럭신호를 이용하는 구조이다.
- 회로의 소자 신뢰성을 확보하기 위하여 DMOS 소자로 회로를 구성하여 Vgd가 높은 전압에서 견딜 수 있도록 하였다. NDMOS와 PDMOS 스위치를 동시에 사용함으로써 전압의 손실없이 배전압 효과를 극대화 하였고 소자의 신뢰성을 확보하면서도 단 수의 제곱 형태의 증배가 가능하도록 회로를 구현하였다.
- 즉, NDMOS 게이트 신호를 제어하는데 있어 이미 증배된 신호 전압을 이용할 수도 있지만 NDMOS의 소스가 접지에 연결된 형태로 이를 스위치로 동작시키는데 굳이 높은 전압이 필요 없기 때문에 그림 3 또는 그림 4의 SW2에 해당되는 NDMOS의 게이트 제어 신호로 하위 단 구성과 같은 구조인 시스템 클럭신호를 이용하는 구조이다. 결과적으로, 기존의 charge pump 회로와 배전압 회로를 조합하여 고전압 증배가 이루어지도록 하였다.
- 본 논문에서 제안된 회로에서 그림 4와 같이 SW1으로 사용되고 있는 PDMOS가 스위치로서 동작하기 위해서는 PMOS의 소스를 통하여 공급되는 전압보다 높거나 그에 상응하는 전압이 PMOS의 게이트에 가해져야 SW1이 스위치로서 동작을 하게 되고 SW1으로 유입되는 전압을 V2를 효과적으로 차단하여 C- 단자가 SW2에 의하여 접지 전압으로 강하될 수 있도록 해야한다. 따라서, SW1로 사용되는 PMOS는 기존의 charge pump 구조의 회로에서 한 단 아래에서 생성된 신호를 이용하여 PMOS의 게이트를 컨트롤 하도록 하였다. 따라서 게이트 전압이 V2에 비하여 threshold voltage (Vt)만큼 높은 상태를 유지하여 SW1을 끄고 효과적으로 신호를 차단하게 하여 C1 단자가 접지 전압으로 강하할 수 있도록 동작한다.
- 4단 이후부터는 증폭된 신호를 이용하는 변형된 배전압 회로를 구성하여 신호를 전달하는 구조로 고속의 전압 증배가 가능하도록 구성되어 있다. 따라서, 제안된 전압 증배 회로는 기존의 charge pump에서 증배된 전압을 다시 이용하여 전하를 상위 단으로 전달하는 방식으로 충전된 전하를 반복적으로 이용하여 효과적으로 전압 증배가 가능하도록 한 구조이다. 6단 이후의 배전압 회로 구성은 여러가지 형태로 구성할 수 있으나 본 논문에서는 하위단을 구성한 형태를 반복 구성하는 구조로 설계하였다.
- 즉, MOS 소자의 게이트 소스 또는 드레인간 전압에 과부하가 걸리게 되어 MOS의 물리적인 신뢰성에 영향을 주게 되고 결국 소자가 정상적으로 동작하지 못하게 된다. 따라서, 제안된 회로에서는 높은 Vgd에서도 소자의 신뢰성을 해치지 않는 소자가 필요하며 높은 게이트 드레인간의 전압에서도 소자의 신뢰성을 확보할 수 있는 DMOS를 사용하였다. 본 논문에서 사용된 MOS 스위치 또는 다이오드는 모두 DMOS 공정을 이용한 소자를 이용하였고, 게이트, 드레인간을 제외한 노드에 높은 전압이 걸리지않도록 구현하여 소자의 신뢰성에 문제가 없도록 회로설계를 하였다.
- 또한, 제안된 증배회로에 대한 출력 전압의 식을 도출하고 그 결과가 시뮬레이션 결과와 일치하는지 분석하였다. 제안된 회로의 기능을 확인하고 기존의 charge pump와 비교 평가하여 검증하기 위해 Magna EDMOS 공정을 이용하였다.
- 따라서, 제안된 회로에서는 높은 Vgd에서도 소자의 신뢰성을 해치지 않는 소자가 필요하며 높은 게이트 드레인간의 전압에서도 소자의 신뢰성을 확보할 수 있는 DMOS를 사용하였다. 본 논문에서 사용된 MOS 스위치 또는 다이오드는 모두 DMOS 공정을 이용한 소자를 이용하였고, 게이트, 드레인간을 제외한 노드에 높은 전압이 걸리지않도록 구현하여 소자의 신뢰성에 문제가 없도록 회로설계를 하였다.
- 본 논문에서는 고전압 증배회로 검증 및 성능을 평가하기 위해 EDMOS 기술로 회로를 구현하였고 Cadence Spectre로 시뮬레이션을 수행하여 고전압 증배 회로의 특성을 기존의 Dickson's charge pump 회로의 특성과 비교하였다.
- 제안된 고전압 전압 증배회로를 검증하기 위해 두 Magna EDMOS 공정을 사용하여 제안된 회로와 기존의 Dickson's charge pump를 구현하였다.
- 본 논문에서는 점점 낮아지는 구동 전압에서도 효율적으로 높은 전압을 발생시킬 수 있는 전압 증배 회로를 소개하고 그 성능을 검증한다. 제안된 전압 증배 회로는 기존의 charge pump 회로에 배전압 회로를 응용하여 구현함으로써 적은 charge pump 단수로 고전압 전압 증배가 가능하도록 하였다.
- 제안된 전압 증배 회로와 기존의 charge pump가 단수에 따른 출력 전압이 많은 차이를 보이기 때문에 본 논문에서는 부하 RL에 의해 회로에 미치는 영향을 최소화하기 위하여 100MΩ으로 비교적 높은 저항으로 고정하였다.
- 그림 5는 charge pump 단수 증가에 따른 기존의 charge pump와 제안된 전압 증배 회로의 출력 전압을 나타내고있다. 제안된 증배회로에서 3단까지는 기존의 charge pump와 동일한 구조이를 가지기 때문에 4단부터 비교를 하였다. 기존의 charge pump는 식(1)과 같이 단수 증가에 따른 출력전압의 증가가 선형적임을 알 수 있는데, 그림 5에서 보듯이 8단으로 얻을 수 있는 VDD=3V 기준으로 대략 21V이다.
- 본 논문에서는 기존의 charge pump회로에 배전압 회로를 응용한 고전압 전압 증배 회로를 구현하여 그 성능을 평가하였다. 회로의 소자 신뢰성을 확보하기 위하여 DMOS 소자로 회로를 구성하여 Vgd가 높은 전압에서 견딜 수 있도록 하였다. NDMOS와 PDMOS 스위치를 동시에 사용함으로써 전압의 손실없이 배전압 효과를 극대화 하였고 소자의 신뢰성을 확보하면서도 단 수의 제곱 형태의 증배가 가능하도록 회로를 구현하였다.
대상 데이터
- 시뮬레이션 조건으로 1MHz 클럭 신호를 이용 하였고 각단에 전하 전달 캐패시터 Cp는 500pF 부하 캐패시터 CL은 1nF로 고정하였다. 제안된 전압 증배 회로와 기존의 charge pump가 단수에 따른 출력 전압이 많은 차이를 보이기 때문에 본 논문에서는 부하 RL에 의해 회로에 미치는 영향을 최소화하기 위하여 100MΩ으로 비교적 높은 저항으로 고정하였다.
데이터처리
- 제안된 전압 증배 회로의 전압 증배식을 유도하였고 시뮬레이션 결과와 비교하여 근사적으로 일치함을 알 수 있었다. 또한 시뮬레이션으로 제안된 증배회로와 기존의 charge pump의 성능을 비교, 평가하였다.
- 또한, 제안된 증배회로에 대한 출력 전압의 식을 도출하고 그 결과가 시뮬레이션 결과와 일치하는지 분석하였다. 제안된 회로의 기능을 확인하고 기존의 charge pump와 비교 평가하여 검증하기 위해 Magna EDMOS 공정을 이용하였다. 시뮬레이션 결과 기존의 Dickson's charge pump에 비하여 VDD=3V, 6단을 기준으로 하여 2배 이상의 전압 증배 효과를 볼 수 있었으며 이는 단 수가 증가할수록 더욱 급격한 차이를 보이며 기존의 charge pump가 단수에 대해 선형적 증가를 하는 반면 제안된 증배 회로는 단수의 제곱 형태로 증가함을 알 수 있었다.
성능/효과
- 제안된 전압 증배회로의 증배는 대략 식(2)에 따른다. 따라서, 제안된 회로의 8단 출력전압은 VDD=3V, VTH=0.75V로 가정하였을때 대략 84V로 시뮬레이션으로 얻은 결과와 근사적으로 일치함을 알 수 있다. 9단의 경우 약 120V 이상의 고전압출력도 가능함을 알 수 있다.
- 본 논문에서 제안된 회로에서 그림 4와 같이 SW1으로 사용되고 있는 PDMOS가 스위치로서 동작하기 위해서는 PMOS의 소스를 통하여 공급되는 전압보다 높거나 그에 상응하는 전압이 PMOS의 게이트에 가해져야 SW1이 스위치로서 동작을 하게 되고 SW1으로 유입되는 전압을 V2를 효과적으로 차단하여 C- 단자가 SW2에 의하여 접지 전압으로 강하될 수 있도록 해야한다. 따라서, SW1로 사용되는 PMOS는 기존의 charge pump 구조의 회로에서 한 단 아래에서 생성된 신호를 이용하여 PMOS의 게이트를 컨트롤 하도록 하였다.
- 시뮬레이션 결과 기존의 Dickson's charge pump에 비하여 VDD=3V, 6단을 기준으로 하여 2배 이상의 전압 증배 효과를 볼 수 있었으며 이는 단 수가 증가할수록 더욱 급격한 차이를 보이며 기존의 charge pump가 단수에 대해 선형적 증가를 하는 반면 제안된 증배 회로는 단수의 제곱 형태로 증가함을 알 수 있었다.
- 위에서 언급하였듯이 제안된 전압 증배 회로는 기존의 Dickson's charge pump에서 얻을 수 있는 단수의 증가에 따른 단순한 선형적 전압 증가로 출력 전압이 얻어지는 것이 아니라, 단수 증가에 따른 제곱 형태의 전압 증배 효과로 최소한의 단수로 높은 출력전압을 얻을 수 있음을 알 수 있다.
- 제안된 전압 증배 회로의 경우 그림 4에서 볼 수 있듯이 제안된 전압 증배 회로의 출력전압은 단수의 제곱에 비례하는 형태로 증가됨을 볼 수 있다. 제안된 전압 증배회로의 증배는 대략 식(2)에 따른다.
- 제안된 고전압 전압 증배회로를 검증하기 위해 두 Magna EDMOS 공정을 사용하여 제안된 회로와 기존의 Dickson's charge pump를 구현하였다. 제안된 전압 증배 회로의 전압 증배식을 유도하였고 시뮬레이션 결과와 비교하여 근사적으로 일치함을 알 수 있었다. 또한 시뮬레이션으로 제안된 증배회로와 기존의 charge pump의 성능을 비교, 평가하였다.
후속연구
- 본 논문에서는 출력 전압에 대한 특성만을 비교 평가하였으나 제안된 증배 회로의 부하효과 및 전력 효율의 보다 자세한 성능 분석을 통하여 제안된 회로의 분석이 또한 필요할 것으로 본다.
- 시뮬레이션 결과 기존의 Dickson's charge pump에 비하여 VDD=3V, 6단을 기준으로 하여 2배 이상의 전압 증배 효과를 볼 수 있었으며 이는 단 수가 증가할수록 더욱 급격한 차이를 보이며 기존의 charge pump가 단수에 대해 선형적 증가를 하는 반면 제안된 증배 회로는 단수의 제곱 형태로 증가함을 알 수 있었다. 제안된 회로는 최소한의 단 수로 높은 전압을 출력하므로 저전압 단일 칩에서 높은 전압을 필요로 할 때 효과적이며 50V 이상의 고전압이 필요한 응용에서 매우 유용할 것으로 기대된다.
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