[논문]PCB 및 IC회로에서의 EMC 기술 연구 동향

육종관; 나완수

PCB 및 IC회로에서의 EMC 기술 연구 동향 원문보기

電磁波技術 : 韓國電磁波學會誌 = The Proceedings of the Korean Institute of Electromagnetic Engineering and Science, v.23 no.4, 2012년, pp.32 - 42

육종관 (연세대학교 전기전자공학과) , 나완수 (성균관대학교 정보통신공학부)

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문제 정의

아울러 IC 회로의 집적도가 급격하게 증가하면서 기하학적으로 증가하는 I/O 개수, 그리고 100 mV까지 내 려 가는 마진 전압의 감소는 PCB 및 IC 회로 모두의 측면에서 감당하기 어려운 큰 부담이 될 전망이다. 본 고에서는 이와 같이 갈수록 어려워지는 EMC 환경에서 이들을 극복하기 위한 기술들이 지금까지 어떻게 진행되어 왔고, 또 진행되고 있는지를 PCB 및 IC 회로의 관점에서 정리하여 살펴보고糾~的, 앞으로의 연구 방향에 대하여 언급하고자 한다.
Flintoft 등은 외부에서 입사된 전자기파에 의해서 EW가 영향을 받고, 그 내부 회로의 비선형성에 기인한 상호변조(CMP: Cross Modulation Product) 성분에 의해서 다시 전자기파를 방사(re-emission) 하는 메커니즘을 실험적으로 관찰하였다. 이와 같이 관찰된 재방사된 전자기 파형을 분석하여 회로 내부에서 오동작(fail)된 부분을 찾을 수 있다는 것을 보여주었으며, 따라서 오동작이 발생한 부분을 진단할 수 있는 가능성을 제시하였다. [그림 기은 입사된 전자기파와 재방사된 전자기파의 차이의 예를 보여준대찌 또 입사하는 전자기파의 방향을 공간적으로 변화시켜서 어느 방향의 입사에서 내성이 취약한지를 알 수 있게 해주는 테스트 장치 (test method using slowly rotating EM filed) 고안에 대한 연구도 발표되었대찌
지금까지는 IC 회로에서 발생되는 방사를 줄이 기위한 연구들을 살펴보았으며, 지금부터는 외부에서 들어온 노이즈에 대한 IC 회로의 내 성/민감도(immu- nity/susceptibility)에 대한 연구 동향을 살펴보기로 한다. 일반적으로 외부 노이즈에 대한 IC 회로의 내성에 대한 연구는 IC회로에의 전자파 방사에 대한 분석/예측에 대한 연구보다 실험 셋트 및 시물레이션 면에서 모두 더 복잡하고 어렵다고 할 수 있다.

제안 방법

Howard H. Chene 패키지와 온칩 전원 버스(on-chip~power bus)를 통합하여 통합 칩-패키지 모델(integnated- chip-and-package model)을 개발하였다. 이 모델에서는 IR 드롭, SSN 노이즈, 그리고 온칩 전압 분포(on- chip Vdd)를 분석할 수 있었으며, 따라서 IC를 디자인할 때 칩 상에서의 전원회로의 노이즈 분포를 예측할 수 있다는 것을 보였다㈣.
지금까지 PCB 회로와 IC 회로에서의 EMC 연구 동향에 대하여, 특히 지난 10~15년간에 대하여, 간략하게 살펴보았다. PCB 회로의 경우, 전원을 공급하는 선로와 회 귀하는 선로의 강한 커플링을 통하여 균일한 DC전원을 공급하는 연구가 나아가는 방향이라고 할 수 있으며, 이와 더불어서 선로의 인덕턴스를 줄이거나 다른 선로와의 커플링을 줄이기 위해서 선로의 폭을 넓혀야 하면서도 전체의 사이즈는 줄여야 하는 서로 상충하는 작업을 수행하여야 한다.

성능/효과

일반적으로 외부 노이즈에 대한 IC 회로의 내성에 대한 연구는 IC회로에의 전자파 방사에 대한 분석/예측에 대한 연구보다 실험 셋트 및 시물레이션 면에서 모두 더 복잡하고 어렵다고 할 수 있다. Jean-Jacques Laurine 외부의 전자기파가 PCB와 커플링 되어 주입된 노이즈에 대한 내성에 대한 실험적 연구를 수행하였고, 회로가 static 상태에서는 큰 에너지의 주입에도 IC회로가 정상적으로 동작하였지만, 과도 상태에서는 상대적으로 적은 에너지의 주입으로도 회로에 스위칭 지연을 주거나 문턱 전압 (threshold voltage)를 넘어서는 등, 취약한 것으로 관찰이 되었대씨 하지만 그 때 주입된 전자기파의 세기도 일반적인 전자기기 주변에서 관찰되는 전자기파에 비해서는 매우 큰 값을 보여 주었다. 즉, 이것은 일반적으로 정상상태의 전자기파 환경에서 주입된 전자기파에 의해서는 회로가 정상적으로 동작이 된다는 것을 의미한다.
Chene 패키지와 온칩 전원 버스(on-chip~power bus)를 통합하여 통합 칩-패키지 모델(integnated- chip-and-package model)을 개발하였다. 이 모델에서는 IR 드롭, SSN 노이즈, 그리고 온칩 전압 분포(on- chip Vdd)를 분석할 수 있었으며, 따라서 IC를 디자인할 때 칩 상에서의 전원회로의 노이즈 분포를 예측할 수 있다는 것을 보였다㈣. 이러한 전원회로에서의 노이즈 분포 예측은 IC 상에서의 디커플링 커패시터의 최적 배치를 디자인 단계에서 가능하게 해주는 장점이 있다.

후속연구

또한 공통 모드의 성분을 줄이기 위해서 차등 회로의 경우 선로들의 대칭성을 확보를 해야 하고, 불가피하게 제작단계에서 발생하는 불균일성 때문에 발생하는 공통성분을 효과적으로 제거하는 방법들이 필요할 것으로 생각된다. 또, 보드 레벨에서의 회로가 더욱 고밀도화하고 동작주 파수가 높아지면서 SI/PV EMC 문제들이 혼합되게 되어, 이들을 동시에 해결하는 방향으로 연구가 진행되어질 것으로 전망된다. IC 회로의 경우, 기본적으로 전자파 방사를 적게 하는 설계 방법, 그리고 유입된 전자파 노이즈에 대한 내성을 키우는 방향으로 설계 방법이 진행되어져야하며, 이렇게 하기 위해서는 전자파 방사 및 내성을 정확하게 예측하는 모델의 개발이 필수적이며, 이러한 모델들의 개발은 IC 칩의 설계 단계에서 EMC 강인한 회로를 설계하는 데에 큰 도움이 될 것이다.
PCB 회로의 경우, 전원을 공급하는 선로와 회 귀하는 선로의 강한 커플링을 통하여 균일한 DC전원을 공급하는 연구가 나아가는 방향이라고 할 수 있으며, 이와 더불어서 선로의 인덕턴스를 줄이거나 다른 선로와의 커플링을 줄이기 위해서 선로의 폭을 넓혀야 하면서도 전체의 사이즈는 줄여야 하는 서로 상충하는 작업을 수행하여야 한다. 또한 공통 모드의 성분을 줄이기 위해서 차등 회로의 경우 선로들의 대칭성을 확보를 해야 하고, 불가피하게 제작단계에서 발생하는 불균일성 때문에 발생하는 공통성분을 효과적으로 제거하는 방법들이 필요할 것으로 생각된다. 또, 보드 레벨에서의 회로가 더욱 고밀도화하고 동작주 파수가 높아지면서 SI/PV EMC 문제들이 혼합되게 되어, 이들을 동시에 해결하는 방향으로 연구가 진행되어질 것으로 전망된다.
즉, 기본적으로유연성 기판에서는 기판의 유연성을 확보하기 위해서 평면 전원(power plane) 및 평면 그라운드(ground plane)를 사용하기를 꺼린다. 이러한 상황에서 유연성기판의 회로가 복잡해질 경우, 회귀 전류 선로에서의 불연속점을 피하기 어렵기 때문에 많은 EM印 EMC 문제를 야기할 수 있으며, 이것에 대한 많은분석/대책에 대한 연구가 요구된다고 하겠다.

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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