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문제 정의
- 본 논문에서 다루고 있는 고전압 EDMOS 소자는 일반적인 액정 디스플레이 장치에서 게이트 구동회로(gate driver IC) 분야에 응용하고자 개발하였다 [8]. 이와 같은 응용분야에 사용되는 고전압 EDMOS 소자는 항복전압 및 온-저항 특성들이 중요한 소자 변수이며, 이 변수들을 동시에 개선할 수 있는 방법으로 게이트 물질의 일함수 값을 두 가지 값으로 조정하는 DWFG (dual work function gate) EDMOS 소자 구조를 제안하고, 소자의 전기적인 특성을 TCAD 시뮬레이션으로 검증하였다.
- 본 논문에서는 기존의 EDMOS 소자에서 온-저항 및 항복전압을 개선하기 위하여 DWFG 구조의 EDMOS 소자를 제안하고, TCAD 시뮬레이션을 이용하여 전기적 특성들을 비교 및 분석하였다. 소자의 구조를 구현하기 위하여 TSUPREM-4를 사용하였고, 전기적 특성을 비교 분석하기 위하여 MEDICI를 사용하였다.
제안 방법
- 일반적으로 게이트와 드리프트 사이의 중첩 길이가 길어지면 드리프트 표면에 존재하는 높은 전계를 완화시키는 효과가 있어 소자의 항복전압을 증가시키는 효과가 있다. 그러나 이러한 중첩 영역에 얇은 산화막이 존재하게 되면 드레인에 높은 전압이 인가될 때 얇은 산화막의 항복현상이 발생할 수 있으므로 그림에서 보는 바와 같이 두꺼운 산화막을 성장시키는 구조를 모두 적용하였다.
- 그림 2는 TSUPREM-4를 이용하여 제작한 DWFG EDMOS 소자의 주요 공정 flow이다. 그림 2와 같이 제안된 DWFG EDMOS 소자의 주요 공정 순서는 p-well 형성, n-드리프트 형성, 게이트 산화막 형성, 게이트 물질 증착, n-형 게이트 도핑, n-LDD 도핑, LDD spacer 형성, n+ 및 p+ 게이트 도핑, 컨택 및 금속배선 공정 등의 순서로 진행되었다.
- I 모델들이 사용되었다. 또한 총 시뮬레이션 소요 시간을 고려하여 TSUPREM-4에서 구현된 소자구조에서 깊이 방향으로 10 ㎛ 이하의 영역은 제거한 후 시뮬레이션을 진행하였다.
- 이와 같은 응용분야에 사용되는 고전압 EDMOS 소자는 항복전압 및 온-저항 특성들이 중요한 소자 변수이며, 이 변수들을 동시에 개선할 수 있는 방법으로 게이트 물질의 일함수 값을 두 가지 값으로 조정하는 DWFG (dual work function gate) EDMOS 소자 구조를 제안하고, 소자의 전기적인 특성을 TCAD 시뮬레이션으로 검증하였다. 본 논문에서 제안된 DWFG EDMOS 소자는 채널 방향을 따라 게이트 물질의 일함수 값을 변화시키는 구조이다. 이중 일함수 게이트를 구현하기 위해서는 게이트 물질에 도핑되는 불순물을 서로 다른 물질을 사용하였다.
- 본 실험에서는 p-형과 n-형으로 도핑된 게이트 물질의 경계 지점의 위치를 변화시켜가면서 EDMOS 소자의 전기적 특성들을 확인하였다. 편의상 본 논문에서는 DWFG EDMOS 소자의 채널 길이, p-형 게이트 길이와 n-형 게이트 길이를 각각 Lch.
- 1 V, VS= VB = GND, VG= 5 V). 상대적인 수치 비교를 위하여 기존 EDMOS 구조에서 관찰된 항복전압 및 온-저항 수치를 그림에 점선으로 표시하였다. 그림에서 보는 바와 같이 제안된 DWFG EDMOS 소자의 온-저항 특성은 기존 EDMOS 소자에 비해 낮은 값을 갖는 것으로 관찰되었고, L1값이 감소함에 따라 온-저항 값이 점차적으로 감소하는 것으로 나타났다.
- 이러한 이중 일함수 게이트 구조는 저전압 CMOS 소자에서 트랜스컨덕턴스 (gm = ∂IDS/∂VGS) 및 드레인 컨덕턴스 (gds = ∂IDS/∂VDS)을 개선하기 위해서 시도되었던 방식이기도 하다 [7]. 실험과정에서는 2-D 공정 시뮬레이터인 TSUPREM-4를 이용하여 DWFG EDMOS 소자를 구현하였고, 2-D 소자 시뮬레이터인 MEDICI를 이용하여 전기적 특성을 조사하였다 [9,10].
- VD= sweep, VS= VB = VG = GND). 온-저항은 소스와 기판은 접지한 상태에서 게이트 및 드레인 전압을 각각 5 V 및 0.1 V 인가한 상태에서 드레인 전류를 추출하여 계산하였다 (at, VD= 0.1 V, VS= VB = GND, VG= 5 V). 상대적인 수치 비교를 위하여 기존 EDMOS 구조에서 관찰된 항복전압 및 온-저항 수치를 그림에 점선으로 표시하였다.
- 이상과 같이 TSUPREM-4를 이용하여 구현된 EDMOS 소자들을 2차원 소자 시뮬레이터인 MEDICI를 이용하여 전기적 특성을 조사하였다. 다음부터 소개하는 모든 소자 시뮬레이션 진행에서는 CONMOB, TFLDMOB, CONSRH, FLDMOB, AUGER, BGN, IMPACT.
- 본 논문에서 다루고 있는 고전압 EDMOS 소자는 일반적인 액정 디스플레이 장치에서 게이트 구동회로(gate driver IC) 분야에 응용하고자 개발하였다 [8]. 이와 같은 응용분야에 사용되는 고전압 EDMOS 소자는 항복전압 및 온-저항 특성들이 중요한 소자 변수이며, 이 변수들을 동시에 개선할 수 있는 방법으로 게이트 물질의 일함수 값을 두 가지 값으로 조정하는 DWFG (dual work function gate) EDMOS 소자 구조를 제안하고, 소자의 전기적인 특성을 TCAD 시뮬레이션으로 검증하였다. 본 논문에서 제안된 DWFG EDMOS 소자는 채널 방향을 따라 게이트 물질의 일함수 값을 변화시키는 구조이다.
- 그림 3은 제안된 DWFG EDMOS 소자 및 기존 EDMOS 소자의 채널 영역에서의 전위 분포이다. 전술한 바와 같이 제안된 DWFG EDMOS 소자에서는 다양한 길이의 L1 (p형 도핑된 게이트 길이) 값을 갖도록 설계하였다. 그림 3에서 보는 바와 같이 기존 EDMOS 소자에서 전위 분포를 보면, 소스 영역으로부터 드리프트 접합까지 점차적으로 전위가 증가하다가 드리프트 접합 부근에서 가장 급격한 전위 변화를 보이고 있다.
- 5 총 5종류의 DWFG EDMOS 소자 구조를 완성하였다. 한편, 전기적 특성의 상대 비교를 위하여 p-형으로만 도핑된 게이트 구조를 갖는 기존 EDMOS 소자를 함께 구현하였다.
- 길이 변화에 따른 항복전압 및 온-저항 특성을 함께 표시한 그림이다. 항복전압은 드레인 이외의 모든 전극은 접지에 연결하고, 드레인 전압을 증가시키면서 드레인 전류가 1 nA인 지점의 드레인 전압으로 측정하였다 (at. VD= sweep, VS= VB = VG = GND). 온-저항은 소스와 기판은 접지한 상태에서 게이트 및 드레인 전압을 각각 5 V 및 0.
대상 데이터
- 2차원 공정 시뮬레이터를 이용하여 완성한 소자에서 드리프트 영역과 게이트 중첩 영역에 존재하는 두꺼운 산화막과 게이트 산화막의 두께는 각각 360 nm 및 12.5 nm 이었다. 또한, 소스 접합에서부터 드리프트 접합까지의 거리인 유효채널길이 (Leff.
- 본 논문에서 제안된 DWFG EDMOS 소자는 채널 방향을 따라 게이트 물질의 일함수 값을 변화시키는 구조이다. 이중 일함수 게이트를 구현하기 위해서는 게이트 물질에 도핑되는 불순물을 서로 다른 물질을 사용하였다. 이와 같은 일함수 조절방법은 일반적인 이온주입 공정을 적용하며, 이 방식은 CMOS 파운드리 (foundry) 공정에서 일반적으로 사용되는 방법이다.
이론/모형
- 이상과 같이 TSUPREM-4를 이용하여 구현된 EDMOS 소자들을 2차원 소자 시뮬레이터인 MEDICI를 이용하여 전기적 특성을 조사하였다. 다음부터 소개하는 모든 소자 시뮬레이션 진행에서는 CONMOB, TFLDMOB, CONSRH, FLDMOB, AUGER, BGN, IMPACT.I 모델들이 사용되었다. 또한 총 시뮬레이션 소요 시간을 고려하여 TSUPREM-4에서 구현된 소자구조에서 깊이 방향으로 10 ㎛ 이하의 영역은 제거한 후 시뮬레이션을 진행하였다.
- 본 논문에서는 기존의 EDMOS 소자에서 온-저항 및 항복전압을 개선하기 위하여 DWFG 구조의 EDMOS 소자를 제안하고, TCAD 시뮬레이션을 이용하여 전기적 특성들을 비교 및 분석하였다. 소자의 구조를 구현하기 위하여 TSUPREM-4를 사용하였고, 전기적 특성을 비교 분석하기 위하여 MEDICI를 사용하였다. 실험 결과 제안된 DWFG EDMOS 소자는 기존의 EDMOS 소자에 비해서 온-저항 및 항복전압 측면에서 개선된 특성을 갖는 것으로 확인되었다.
성능/효과
- 시뮬레이션 결과를 보면 기존 EDMOS 구조와 제안된 DWFG EDMOS 소자 모두 항복전압 이하의 영역에서 누설전류 특성은 거의 유사한 것으로 관찰되었다. 그리고 기존의 EDMOS 소자의 경우에는 38 V 수준의 항복전압이 관찰되었고, 제안된 DWFG EDMOS 소자들의 항복전압은 40 V 수준으로 나타났다. 그림 7에서 보는 바와 같이 제안된 DWFG EDMOS 소자의 항복전압이 기존 EDMOS 소자에 비해 2 V 정도의 차이를 보이는 것은 드리프트 접합 부근에서의 최대 전계 값의 차이에 의한 것으로 해석된다.
- 상대적인 수치 비교를 위하여 기존 EDMOS 구조에서 관찰된 항복전압 및 온-저항 수치를 그림에 점선으로 표시하였다. 그림에서 보는 바와 같이 제안된 DWFG EDMOS 소자의 온-저항 특성은 기존 EDMOS 소자에 비해 낮은 값을 갖는 것으로 관찰되었고, L1값이 감소함에 따라 온-저항 값이 점차적으로 감소하는 것으로 나타났다. 항복전압의 경우 제안된 DWFG EDMOS 소자의 항복전압은 기존 EDMOS 소자에 비해 2.
- 7배 증가하는 것으로 나타났다. 드레인 전류의 경우도 제안된 DWFG EDMOS 소자에서 더욱 개선된 특성들이 나타났으며 L1이 작을수록 드레인 전류 값이 높게 나타나는 것을 확인하였다.
- 이렇게 채널 영역에서 급격하게 증가하는 수평 전계의 피크는 채널 캐리어의 표동 속도를 증가시키는 긍정적인 요인이 된다. 따라서 제안된 DWFG EDMOS 소자의 트랜스컨덕턴스 및 드레인 구동 전류는 기존의 EDMOS 소자에 비해 향상될 수 있는 것이다. 일반적으로 채널을 이동하는 캐리어의 표동속도는 전계에 의해 크게 좌우된다.
- 그림 4에서 소개된 바와 같이 제안된 DWFG EDMOS 소자는 드리프트 접합의 최대 전계 값들이 기존 구조 EDMOS에 비해서 낮다. 따라서 제안된 DWFG EDMOS 소자의 항복전압이 기존 EDMOS 소자의 항복전압에 비해서 높게 나타나는 것으로 해석된다.
- 이러한 표동속도를 가능한 높이기 위해서는 가능한 소스 영역에 가까운 지점에서부터 전계의 피크가 발생할수록 표동속도를 개선하는 효과가 크다. 따라서 제안된 EDMOS 소자에서는 L1이 작을수록 전류 개선 효과가 클 것임을 예상할 수 있다. 부가적으로 드리프트 접합 부근 영역에서 전계의 최댓값을 관찰하면 제안된 DWFG EDMOS 소자들은 기존 EDMOS 소자에 비해 낮은 값을 보이고 있다.
- 따라서 제안된 EDMOS 소자에서는 L1이 작을수록 전류 개선 효과가 클 것임을 예상할 수 있다. 부가적으로 드리프트 접합 부근 영역에서 전계의 최댓값을 관찰하면 제안된 DWFG EDMOS 소자들은 기존 EDMOS 소자에 비해 낮은 값을 보이고 있다. 제안된 DWFG EDMOS 소자의 경우 채널 영역에서 수평 전계의 피크가 발생하므로, 드리프트 부근에서는 수평 전계의 피크 값은 오히려 낮아진다.
- 항복전압에 의해서 EDMOS 소자의 최대 동작 전압이 제한되기 때문이다. 시뮬레이션 결과를 보면 기존 EDMOS 구조와 제안된 DWFG EDMOS 소자 모두 항복전압 이하의 영역에서 누설전류 특성은 거의 유사한 것으로 관찰되었다. 그리고 기존의 EDMOS 소자의 경우에는 38 V 수준의 항복전압이 관찰되었고, 제안된 DWFG EDMOS 소자들의 항복전압은 40 V 수준으로 나타났다.
- 소자의 구조를 구현하기 위하여 TSUPREM-4를 사용하였고, 전기적 특성을 비교 분석하기 위하여 MEDICI를 사용하였다. 실험 결과 제안된 DWFG EDMOS 소자는 기존의 EDMOS 소자에 비해서 온-저항 및 항복전압 측면에서 개선된 특성을 갖는 것으로 확인되었다.
- 또한, DWFG EDMOS 소자는 채널 영역 내부에서의 전계 상승과 반대로 드리프트 접합 영역에서는 최대 전계 수치가 감소하게 된다. 이러한 소자 특성의 변화들은 EDMOS 소자에서 항복전압을 개선하는 효과가 있는 것으로 확인되었다.
- 이와 같은 일함수 조절방법은 일반적인 이온주입 공정을 적용하며, 이 방식은 CMOS 파운드리 (foundry) 공정에서 일반적으로 사용되는 방법이다. 즉, 이중 일함수 게이트를 구현하기 위하여 추가적인 공정이 요구되지 않으므로 기존 문헌들에서 제안된 방법에 비해 공정 비용측면에서 유리하다. 이러한 이중 일함수 게이트 구조는 저전압 CMOS 소자에서 트랜스컨덕턴스 (gm = ∂IDS/∂VGS) 및 드레인 컨덕턴스 (gds = ∂IDS/∂VDS)을 개선하기 위해서 시도되었던 방식이기도 하다 [7].
- 확인되었다. 특히, L1=0.5 ㎛인 DWFG EDMOS 소자에서 가장 낮은 온-저항 값을 갖는 것이 확인되었으며, 이러한 경향은 그림 3 및 4의 설명에서 언급한 바와 같이 채널 캐리어들이 소스 영역 부근에서부터 가속될 경우 전류 특성이 개선된다는 예상과 정확히 일치한다.
- 이러한 경향은 앞서 채널 영역에서의 전위 분포 및 수평 전계 분포에 대한 설명에서 이미 설명하였다. 특히, 드레인에 0.1 V를 인가하였을 때 기존 EDMOS 소자에 비해 제안된 DWFG EDMOS 소자의 최대 gm값은 약 2.7배 증가하는 것으로 나타났다. 드레인 전류의 경우도 제안된 DWFG EDMOS 소자에서 더욱 개선된 특성들이 나타났으며 L1이 작을수록 드레인 전류 값이 높게 나타나는 것을 확인하였다.
- 그림에서 보는 바와 같이 제안된 DWFG EDMOS 소자의 온-저항 특성은 기존 EDMOS 소자에 비해 낮은 값을 갖는 것으로 관찰되었고, L1값이 감소함에 따라 온-저항 값이 점차적으로 감소하는 것으로 나타났다. 항복전압의 경우 제안된 DWFG EDMOS 소자의 항복전압은 기존 EDMOS 소자에 비해 2.0 V 정도 높은 값을 가지고 있으며 L1 길이의 변화에 대하여 크게 변화하지 않는 것으로 나타났다.
후속연구
- 일부 문헌에서는 게이트 산화막의 두께 조정을 통하여 항복전압 및 온-저항을 개선한 사례도 발표되었다 [4]. 이러한 접근 방식은 채널영역에 서로 다른 게이트 산화막이 필요하므로 공정 단계가 증가하고 소자의 신뢰성 측면에서 추가적인 연구들이 요구된다.
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