[논문]Top-down 방식으로 제작한 실리콘 나노와이어 ISFET 의 전기적 특성

김성만; 조영학; 이준형; 노지형; 이대성

doi:10.7736/kspe.2013.30.1.128

Top-down 방식으로 제작한 실리콘 나노와이어 ISFET 의 전기적 특성
A Study on the Electrical Characterization of Top-down Fabricated Si Nanowire ISFET 원문보기

한국정밀공학회지 = Journal of the Korean Society for Precision Engineering, v.30 no.1, 2013년, pp.128 - 133

김성만 (서울테크노파크 차세대융합기술연구소) , 조영학 (서울테크노파크 차세대융합기술연구소) , 이준형 (서울테크노파크 차세대융합기술연구소) , 노지형 (전자부품연구원 차세대융합센서 연구센터) , 이대성 (전자부품연구원 차세대융합센서 연구센터)

Abstract ▼ AI-Helper

Si Nanowire (Si-NW) arrays were fabricated by top-down method. A relatively simple method is suggested to fabricate suspended silicon nanowire arrays. This method allows for the production of suspended silicon nanowire arrays using anisotropic wet etching and conventional MEMS method of SOI (Silicon-On-Insulator) wafer. The dimensions of the fabricated nanowire arrays with the proposed method were evaluated and their effects on the Field Effect Transistor (FET) characteristics were discussed. Current-voltage (I-V) characteristics of the device with nanowire arrays were measured using a probe station and a semiconductor analyzer. The electrical properties of the device were characterized through leakage current, dielectric property, and threshold voltage. The results implied that the electrical characteristics of the fabricated device show the potential of being ion-selective field effect transistors (ISFETs) sensors.

주제어

AI 본문요약
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문제 정의

14 μm, 길이 175 μm, 높이 2 μm 로써 약 1 : 15 의 세장비(aspect ratio)를 갖는 것으로 확인되었으며, 나노와이어 구조물이 하부 기판과 2 μm 의 간격을 두고 현수되어 있는 것을 확인할 수 있었다. 본 연구에서는 나노와이어를 바닥면으로부터 현수함으로써 주변 환경으로부터의 노이즈를 감소시켜 공간분해능을 향상시키고자 하였으며, 또한 나노와이어 ISFET 의 특성인 표면전하의 전계효과에 의한 민감도를 향상시키기 위해 부피 대비 표면적 비율이 높은 현수형 와이어를 제작하였다.
본 연구에서는 이와 같은 나노리소그라피 방법을 이용하지 않고 기존의 MEMS 공정만을 이용하여 실리콘 나노와이어 어레이를 제작하였으며, 제작된 나노와이어의 전기적 특성을 측정해 이온선택성 전계효과 트랜지스터 (Ion-Selective Field Effect Transistor; ISFET)로 적용하기 위한 가능성을 모색하였다.

가설 설정

먼저 나노와이어 ISFET 의 게이트와 드레인 사이에 수십 MΩ 수준의 아주 약한 브리지가 존재할 경우를 가정한다. V_S= 0 V, V_d = 0 V, V_g = -5 V를 가정할 경우, 브리지를 가정하면 드레인에서 게이트로 브리지 저항 패스를 통하여 전류가 빠져 나가게 된다.

제안 방법

제작한 나노와이어 어레이의 반도체 FET 특성을 확인하기 위해 I-V parameter 를 측정하였다. 계측기는 Semiconductor Parameter Analyzer 를 사용하였고, 프로브 스테이션(probe station)에서 소스 전극과 드레인 전극을 프로빙하여 계측기에 연결하고 금속 전극을 PDMS reservoir 에 삽입하여 수용액상에 게이트 전극을 연결하였다. 나노와이어 ISFET 은 플라스틱 패키징이 되지 않기 때문에 빛에도 반응하므로 실험 시 빛을 차단하고 특성을 측정하였다.
계측기는 Semiconductor Parameter Analyzer 를 사용하였고, 프로브 스테이션(probe station)에서 소스 전극과 드레인 전극을 프로빙하여 계측기에 연결하고 금속 전극을 PDMS reservoir 에 삽입하여 수용액상에 게이트 전극을 연결하였다. 나노와이어 ISFET 은 플라스틱 패키징이 되지 않기 때문에 빛에도 반응하므로 실험 시 빛을 차단하고 특성을 측정하였다. 수용액은 Buffer solution (pH 7(±0.
2 μm/min 로 확인되었다. 나노와이어 선폭을 약 150 nm 까지 에칭한 후, 건식 RIE (Reactive Ion Etching) 공정으로 실리콘 질화막을 제거하였으며 BOE (Buffered Oxide Etch) 용액으로 하부의 실리콘 산화막 희생층을 제거함으로써 현수형 실리콘 나노와이어를 제작하였다. (Fig.
그러나, 웨이퍼 레벨의 대면적에서 제작 시 각각의 나노와이어에 대해 uniformity 의 차이가 발생하였으며, 이를 보상 하는 방법에 대해서는 연구를 진행 중에 있다. 또한, 나노리소그라피를 이용하지 않고도 나노와이어를 제작할 수 있는, 경제성을 갖춘 제작 방법을 제안하였다. 이와 같이 제작된 나노와이어 ISFET 을 용액 중에서 작동할 수 있도록 하기 위해 PDMS reservoir를 제작하고, PCB 본딩을 통해 전기적 측정이 가능하도록 하였다.
완성된 나노와이어 어레이 시편은 소자 크기에 맞추어 절삭하고, 용액 중에서 측정이 가능하도록 PDMS 를 이용, reservoir 를 제작 후 나노와이어 시편에 부착하였다. 또한, 안정적이고 재현성 있는 데이터 수집을 위해 나노와이어 양 끝단의 전극패드 부분을 PCB (Printed Circuit Board)에 본딩 처리하였다. 전체 패키징 공정의 개요와 완성된 나노와이어 어레이 시편을 Fig.
상부 실리콘 층/하부 실리콘 산화막 층 두께가 각각 2 μm/2 μm 인 SOI (Silicon On Insulator) 웨이퍼를 사용하였으며, SOI 웨이퍼의 표면에 LPCVD (Low Pressure Chemical Vapor Deposition)을 이용하여 약 1,000Å 두께의 질화 실리콘(Si3N4) 박막을 증착하여 패터닝 공정후에 KOH 에칭 공정을 위한 마스크로 사용하였다.
또한, 나노리소그라피를 이용하지 않고도 나노와이어를 제작할 수 있는, 경제성을 갖춘 제작 방법을 제안하였다. 이와 같이 제작된 나노와이어 ISFET 을 용액 중에서 작동할 수 있도록 하기 위해 PDMS reservoir를 제작하고, PCB 본딩을 통해 전기적 측정이 가능하도록 하였다.
공정 후의 면저항은 1×10⁴ Ω·cm²로 확인되었다. 전기적 특성을 분석하기 위해 SU-8 을 패터닝하여 전극 부분과 나노와이어 부분을 제외한 나머지 부분을 전기적으로 격리하여 나노와이어 부분과 전극부분에서만 전기신호가 수집되게 함으로써 데이터의 신뢰도를 확보하였다. (Fig.
제작된 실리콘 나노와이어 표면에 ion implantation 을 이용하여 보론 이온(B³⁺이온)을 삽입, 전기저항을 컨트롤하였다. 공정 후의 면저항은 1×10⁴ Ω·cm²로 확인되었다.

대상 데이터

본 연구에서는 KOH 이방성 에칭과 기본적인 MEMS 공정을 이용하여 SOI 웨이퍼로부터 실리콘 나노와이어 ISFET 를 제작하였다. 즉, 기존의 MEMS 공정을 이용한 top-down 방법으로 제작함으로써 bottom-up 방법에 비해 나노와이어의 규격및 성능을 신뢰할 수 있을 뿐 아니라, 재현성 있게 나노와이어를 제작할 수 있었다.
본 연구에서는 이전 연구 ⁹ 에서 제안된 KOH 이 방성 에칭과 기본적인 MEMS 공정을 이용하여 실리콘 나노와이어 어레이를 제작하였다. 상부 실리콘 층/하부 실리콘 산화막 층 두께가 각각 2 μm/2 μm 인 SOI (Silicon On Insulator) 웨이퍼를 사용하였으며, SOI 웨이퍼의 표면에 LPCVD (Low Pressure Chemical Vapor Deposition)을 이용하여 약 1,000Å 두께의 질화 실리콘(Si₃N₄) 박막을 증착하여 패터닝 공정후에 KOH 에칭 공정을 위한 마스크로 사용하였다.

데이터처리

제작한 나노와이어 어레이의 반도체 FET 특성을 확인하기 위해 I-V parameter 를 측정하였다. 계측기는 Semiconductor Parameter Analyzer 를 사용하였고, 프로브 스테이션(probe station)에서 소스 전극과 드레인 전극을 프로빙하여 계측기에 연결하고 금속 전극을 PDMS reservoir 에 삽입하여 수용액상에 게이트 전극을 연결하였다.

성능/효과

V_ds가 증가함에 따라 I_d 전류가 증가 하였고, V_g 전압이 0 V 에서도 도통이 되어 있는 것으로 확인되었다. V_g가 (-)로 증가함에 따라 I_d가 증가하는 것으로 보아 전형적인 FET 특성 그래프를 얻지는 못했지만 채널이 형성된 상태에서 V_g에 의해 채널이 modulation 되는 PMOS (P-channel metal oxide semiconductor)의 특성을 보였다. (Fig.
6 에 나타내었다. 결과로부터 V_g 전압에 의한 I_d 전류의 제어가 매우 작게 측정된 것을 알 수 있다. V_ds에 의한 I_d 전류도 Fig.
나노와이어의 크기는 선폭 0.14 μm, 길이 175 μm, 높이 2 μm 로써 약 1 : 15 의 세장비(aspect ratio)를 갖는 것으로 확인되었으며, 나노와이어 구조물이 하부 기판과 2 μm 의 간격을 두고 현수되어 있는 것을 확인할 수 있었다.
선폭 1 μm 이하의 나노와이어 ISFET 은 기본적으로 short channel 의 PMOS 특성을 나타내었다. 또한, Channel length modulation 효과가 크게 나타나며, |V_GS|가 작고 |V_DS|가 클 경우 short channel effect 로 설명할 수 있는 현상도 측정되었다. 이 소자의 대부분의 동작은 일반적인 MOS 모델을 이용하여 설명할 수 있었다.
완성된 시편을 이용하여 전기적 특성을 테스트한 결과, 선폭 약 150 nm 의 나노와이어에서는 기본적인 FET 특성을 나타내는 것으로 확인되었다. 다만 누설전류가 수 μA 영역대의 다소 높은 값을 갖는 것으로 확인되었는데, 실험의 경향성 확보와 보다 안정적인 데이터 수집을 위해 전극패드 부분에 Au 등의 금속으로 배선처리한 후 전기적 특성에 관한 연구를 계속 진행할 예정이며, 현수되지 않은 나노와이어를 제작하여 결과를 비교함으로써 용액을 통한 누설의 가능성도 확인할 예정이다.
15 μm 인 나노와이어 ISFET 의 I_d-V_ds특성을 보여준다. 이 결과로부터 gate 전압이 증가함에 따라 문턱전압이 증가하며, 전류가 나노와이어를 따라 균일하게 흐르는 전형적인 FET 특성을 보이는 것을 알 수 있다. 나노와이어의 채널폭이 1 μm 이내로 형성되기 때문에 게이트의 전압의 효과가 충분히 채널 전체에 영향을 주기 때문인 것으로 파악된다.
본 연구에서는 KOH 이방성 에칭과 기본적인 MEMS 공정을 이용하여 SOI 웨이퍼로부터 실리콘 나노와이어 ISFET 를 제작하였다. 즉, 기존의 MEMS 공정을 이용한 top-down 방법으로 제작함으로써 bottom-up 방법에 비해 나노와이어의 규격및 성능을 신뢰할 수 있을 뿐 아니라, 재현성 있게 나노와이어를 제작할 수 있었다. 그러나, 웨이퍼 레벨의 대면적에서 제작 시 각각의 나노와이어에 대해 uniformity 의 차이가 발생하였으며, 이를 보상 하는 방법에 대해서는 연구를 진행 중에 있다.

후속연구

다만 누설전류가 수 μA 영역대의 다소 높은 값을 갖는 것으로 확인되었는데, 실험의 경향성 확보와 보다 안정적인 데이터 수집을 위해 전극패드 부분에 Au 등의 금속으로 배선처리한 후 전기적 특성에 관한 연구를 계속 진행할 예정이며, 현수되지 않은 나노와이어를 제작하여 결과를 비교함으로써 용액을 통한 누설의 가능성도 확인할 예정이다.
다만 소스와 드레인을 연결하고 Ag/AgCl 표준전극을 이용하여 수용액에 전압을 인가한 결과, 누설전류가 수 μA 영역대의 다소 높은 값을 갖는 것으로 확인되었는데, FET 작동시의 누설전류는 약 5nA 보다 작아야 하므로 실험의 경향성 확보와 보다 안정적인 데이터 수집을 위해 차후 연구에는 전극패드 부분에 Au 등의 금속으로 배선처리하여 실험할 예정이며 전기적 접촉상태의 향상을 위해 디바이스와 프로브의 연결을 보완하여 실험할 예정이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	실리콘 나노와이어의 장점은?	지난 10 년동안 큰 종횡비 (aspect ratio)를 갖는 1 차원 구조의 실리콘 나노와이어가 가지는 우수한 전기적, 광학적, 물리적 특성 때문에 이를 여러 분야에 적용하기 위한 연구가 활발히 진행되어 왔다.1-6 더욱이 실리콘 나노와이어는 다른 물질로 이루어진 나노 구조체에 비해 기존의 반도체공정을 그대로 사용할 수 있다는 장점을 가지고 있으며, 이외에도 p-type 혹은 n-type 의 in-situ 도핑을 통해 전기전도성을 쉽게 조절할 수 있으며, 무엇보다 현재 실리콘 반도체 기술로 소자를 대량생산할 수 있다는 장점이 있다. 따라서 많은 연구팀들이 실리콘 나노와이어를 센서에 활용하고자 하였고, 그 중 미국 하버드 대학교의 C.
	top-down 방법으로 제작한 나노와이어 어레이의 장점은?	실리콘 나노와이어를 제작하는 여러 방법 중에서도 top-down 방법으로 제작한 나노와이어 어레이는 나노와이어 개개의 규격과 성능을 신뢰할 수 있으며, 재현성 있는 나노와이어의 제작이 가능하고 나노와이어의 규격을 직접적으로 제어할 수 있다는 뛰어난 장점이 있는 반면, E-beam lithography, 또는 Focused Ion Beam (FIB) milling 과 같은 나노리소그라피(nanolithography) 방법을 이용해야 하는 단점이 있다.
	gate전압이 증가함에 따라 문턱전압이 증가하며, 전류가 전형적인 FET 특성을 보이는 이유는?	이 결과로부터 gate 전압이 증가함에 따라 문턱전압이 증가하며, 전류가 나노와이어를 따라 균일하게 흐르는 전형적인 FET 특성을 보이는 것을 알 수 있다. 나노와이어의 채널폭이 1 μm 이내로 형성되기 때문에 게이트의 전압의 효과가 충분히 채널 전체에 영향을 주기 때문인 것으로 파악된다.

참고문헌 (9)

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Yeo, K. H., Suk, S. D., Li, M., Yeoh, Y.-Y., Cho, K. H., Hong, K.-H., Yun, S. K., Lee, M. S., Cho, N. M., Lee, K. H., Hwang, D. H., Park, B. K., Kim, D.-W., Park, D., and Ryu, B.-I., "Gate-All-Around (GAA) Twin Silicon Nanowire MOSFET (TSNWFET) with 15 nm length gate and 4 nm radius nanowires," Proc. International Electron Devices Meetings Technical Digest, pp. 1-4, 2006.
Cheng, Y. T., Cho, Y. H., Takama, N., Low, P., Bergaud, C., and Kim, B. J., "Simple fabrication of Si nanowire and its biological application," Journal of Physics: Conference Series, Vol. 152, No. 1, Paper No. 012048, 2009.

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