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록 시간을 줄이기 위한 변형 위상 주파수 검출기를 가진 DPLL
A DPLL with a Modified Phase Frequency Detector to Reduce Lock Time 원문보기

Journal of the Institute of Electronics Engineers of Korea = 전자공학회논문지, v.50 no.10, 2013년, pp.76 - 81  

하산 타릭 (조선대학교 정보통신공학과) ,  최광석 (조선대학교 정보통신공학과)

초록
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130nm CMOS 공정 라이브러리를 이용하여 125MHz로 동작하는 새로운 위상 주파수 검출기 기반 DPLL을 설계하였다. 이 DPLL은 중간 주파수대 응용을 위해 지터와 록 시간을 줄이려고 전형적인 DPLL에 반전 에지 검출기를 포함하고 있다. XOR 기반 반전 에지 검출기들은 출력을 보다 빨리 변화시키기 위하여 기준 신호보다 빠른 전이를 얻는데 사용된다. HSPICE 시뮬 레이터는 모의실험을 위해 Cadence환경에서 사용되었다. 제안된 위상 주파수 검출기를 가진 DPLL의 성능은 종래의 위상 주 파수 검출기를 가진 것의 성능과 비교하였다. 종래의 PLL은 약 0.1245 ns의 최대 지터를 가지고 록 하는데 최소 $2.144{\mu}s$가 걸린 반면에, 제안한 검출기를 가진 PLL은 약 0.1142 ns의 최대 지터를 가지고 록 하는데 $0.304{\mu}s$가 걸린다.

Abstract ▼ AI-Helper 아이콘AI-Helper

A new phase frequency detector based digital phase-locked loop (PLL) of 125 MHz was designed using the 130 nm CMOS technology library consisting of inverting edge detectors along with a typical digital phase-locked loop to reduce the lock time and jitter for mid-frequency applications. XOR based inv...

주제어

#Phase-locked loop   #Lock Time   #Phase Frequency Detector   #Voltage Controlled Oscillator   #Jitter  

AI 본문요약
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제안 방법

  • Because in a conventional DPLL[4～8], edge triggered D flip-flops are used in PFDs, it takes time to change the output of the PFD, called up and dn (down) and depended on the transition in the input of its clock. The goal of this paper is to propose a new inverting edge detector type PFD for the conventional DPLL to change the output of it quickly and hence reduce the lock time. The proposed PFD based DPLL and conventional PFD based DPLL were designed using 130 nm technology libraries in a Cadence environment and simulated using HSPICE and their performance was compared to show the improvement.
  • The goal of this paper is to propose a new inverting edge detector type PFD for the conventional DPLL to change the output of it quickly and hence reduce the lock time. The proposed PFD based DPLL and conventional PFD based DPLL were designed using 130 nm technology libraries in a Cadence environment and simulated using HSPICE and their performance was compared to show the improvement.
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참고문헌 (13)

  1. Kim H.S., et. al. "A Digital Fractional-N PLL With a PVT and Mismatch Insensitive TDC Utilizing Equivalent Time Sampling Technique," IEEE Journal of Solid-State Circuits, Vol. 48, No. 7, 2013. 

    상세보기

  2. Nagaraj, K., et. al. "Architectures and Circuit Techniques for Multi-Purpose Digital Phase Lock Loops," IEEE Transactions on Circuits and Systems, Vol. 60, Issue: 3, 2013. 

  3. Ni Xu, Woogeun Rhee, and Zhihua Wang, "Semi-digital PLL Design for Low-Cost Low-Power Clock Generation," Journal of Electrical and Computer Engineering, Vol. 2011: 1-9, 2011. 

    상세보기

  4. B. Razavi, "Design of Analog CMOS Integrated Circuits," Los Angeles: McGraw-Hill, International Edition, 2001. 

  5. R. J. Baker, "CMOS: Circuit Design, Layout and Simulation," New Jersey: Wiley-IEEE press, 3rd Edition, 2010. 

  6. Jin-Ku Kang and Dong-Hee Kim, "A CMOS Clock and Data Recovery with Two-XOR Phase-Frequency Detector Circuit," The 2001 IEEE International Symposium on Circuits and Systems, ISCAS, 2001. 

  7. H. Kondoh, H. Notani, T. Yoshimura and Y. Matsuda, "A 1.5V 250MHz to 3.3V 622MHz CMOS phase locked loop with precharge type CMOS phase detector," IEICE Trans. Electron, Vol.: E78-C, No. 4, pp.381-338, 1995. 

  8. H. O. Johansson, "A simple Precharged CMOS Phase Frequency Detector," IEEE Journal of Solid-State Circuits, Vol.: 33, No. 2, pp. 295-299, 1998. 

    상세보기 crossref

  9. D. Efstathiou, "A Digital Loop Filter for a Phase Locked Loop," 17th International Conference on Digital Signal Processing, pp.1-6, 2011. 

  10. Ian A. Young, Jeffrey K. Greason, and Keng L. Wong, "A PLL Clock Generator with 5 to 110 MHz of Lock Range for Microprocessors," IEEE Journal of Solid-State Circuits, Vol. 27, No. II, pp.1599-1607, 1992. 

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  11. Y. Ji-Ren, I. Karlsson, C. Svensson, "A True Single-Phase-Clock Dynamic CMOS Circuit Technique," IEEE Journal of Solid-State Circuits, Vol. SC-22, No. 5, 1987. 

  12. D. Ghai, S. P. Mohanty and E. Kougianos, "Design of Parasitic and Process-Variation Aware Nano-CMOS RF Circuits: A VCO Case Study," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Vol. 17, No. 9, 2009. 

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  13. Roland E. Best, "Phase-Locked Loops Design, Simulation and Applications," New York: 6th edition, McGraw-Hill, 2007. 

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