저전력 설계를 요구하는 디지털 시스템에서는 동적 전력(dynamic power)과 누설 전력(leakage power) 사이의 균형을 이루는 점에 근접하는 매우 낮은 전압에서 작동하는 디지털 설계 방식을 요구하지만, 기존의 동기방식의 회로는 낮은 전압에서 지연(delay)이 급격히 증가하여 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라, 공정, 전압, 온도 변이 (PVT variation) 등에 크게 영향을 받아서 올바른 동작을 기대할 수 없다. 따라서 본 논문에서는 낮은 전압에서 여러 가지 변이들에 영향을 받지 않는 비동기회로 설계 방식 중에 타이밍 분석이 요구되지 않고, 설계가 간단한 NCL (Null Convention Logic) 방식을 사용한 저전력 산술논리 연산장치 (ALU) 회로를 매그나칩-SK하이닉스 0.18um 공정으로 설계하고, 기존의 파이프라인 방식의 ALU와 스피드와 전력에 관해서 비교하였다.
저전력 설계를 요구하는 디지털 시스템에서는 동적 전력(dynamic power)과 누설 전력(leakage power) 사이의 균형을 이루는 점에 근접하는 매우 낮은 전압에서 작동하는 디지털 설계 방식을 요구하지만, 기존의 동기방식의 회로는 낮은 전압에서 지연(delay)이 급격히 증가하여 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라, 공정, 전압, 온도 변이 (PVT variation) 등에 크게 영향을 받아서 올바른 동작을 기대할 수 없다. 따라서 본 논문에서는 낮은 전압에서 여러 가지 변이들에 영향을 받지 않는 비동기회로 설계 방식 중에 타이밍 분석이 요구되지 않고, 설계가 간단한 NCL (Null Convention Logic) 방식을 사용한 저전력 산술논리 연산장치 (ALU) 회로를 매그나칩-SK하이닉스 0.18um 공정으로 설계하고, 기존의 파이프라인 방식의 ALU와 스피드와 전력에 관해서 비교하였다.
Conventional synchronous design circuits cannot only satisfy the timing requirement of the low voltage digital systems, but also they may generate wrong outputs under the influence of PVT variations and aging effects. Therefore, in this paper, a NCL (Null Convention Logic) design as an asynchronous ...
Conventional synchronous design circuits cannot only satisfy the timing requirement of the low voltage digital systems, but also they may generate wrong outputs under the influence of PVT variations and aging effects. Therefore, in this paper, a NCL (Null Convention Logic) design as an asynchronous design method has been proposed, where the NCL method doesn't require any timing analysis, and it has a very simple design methodology. Base on the NCL method, a new low power reliable ALU has been designed and implemented using MagnaChip-SKhynix 0.18um CMOS technology. The experimental results of the proposed NCL ALU have been compared to those of a conventional pipelined ALU in terms of power consumption and speed.
Conventional synchronous design circuits cannot only satisfy the timing requirement of the low voltage digital systems, but also they may generate wrong outputs under the influence of PVT variations and aging effects. Therefore, in this paper, a NCL (Null Convention Logic) design as an asynchronous design method has been proposed, where the NCL method doesn't require any timing analysis, and it has a very simple design methodology. Base on the NCL method, a new low power reliable ALU has been designed and implemented using MagnaChip-SKhynix 0.18um CMOS technology. The experimental results of the proposed NCL ALU have been compared to those of a conventional pipelined ALU in terms of power consumption and speed.
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문제 정의
뿐만 아니라, 게이트 레벨과 회로 레벨에서의 회로 구현이 가능하고, 기존의 검증 툴을 그대로 사용할 수 있는 이점이 있다[4]-[10]. 따라서 본 연구에서는 ALU에서 저전력 고신뢰 비동기 NCL 방식의 회로를 구현할 수 있도록 비동기 셀을 개발하고, 개발된 셀을 바탕으로 동적 전력 감소 및 정적 전력 감소를 동시에 고려한 NCL 기반의 비동기 회로를 설계하고 구현하고자 한다.
제안 방법
18um 공정으로 설계하고, 기존의 파이프라인 방식의 ALU와 스피드와 전력에 관해서 비교하였다. NCL 방식의 ALU 회로를 비교 및 분석하였다. 저전압에서 동기회로는 타이밍 요구조건을 만족하는 것이 매우 어려워지며, 외부 변이의 영향에 더욱 민감해 지는 반면, NCL 회로는 타이밍 요구 조건이 존재하지 않는 지연에 민감하지 않은 모델이므로 느려지는 속도에 영향을 받지 않고 올바른 작동을 할 수 있다.
본 논문에서 제시한 NCL 구조를 이용하여 기존의 동기회로 기반의 4-bit 파이트라인 ALU 회로를 NCL ALU로 재설계하여 회로의 동작과 전력을 비교하고자 한다. 기존의 Pipelining ALU 구조는 입력된 4 bit 데이터와 3 bit 명령어가 첫 번째 Pipelining 레지스터를 통과하고 INST 명령에 의한 연산 과정을 거친 값들이 두 번째 레지스터를 거쳐서 결과 값으로 전달되는 구조이다.
본 논문에서는 낮은 전압에서 여러 가지 변이들에 영향을 받지 않는 비동기회로 설계 방식 중에 타이밍 분석이 요구되지 않고, 설계가 간단한 NCL (Null Convention Logic) 방식을 사용한 저전력 산술논리 연산장치 (ALU) 회로를 매그나칩-SK하이닉스 0.18um 공정으로 설계하고, 기존의 파이프라인 방식의 ALU와 스피드와 전력에 관해서 비교하였다. NCL 방식의 ALU 회로를 비교 및 분석하였다.
NCL_ALU 회로에서 사용된 트랜지스터의 개수, 소모전력 및 지연시간을 기존의 동기방식의 파이프라인 ALU의 값들과 비교해보면 표 4, 5와 같다. 시뮬레이션은 전원 전압이 1.8V, 0.6V의 두 가지 경우로 나누어 진행하였다. 설계된 회로에서 사용된 트랜 지스터의 개수는 NCL 기반의 ALU가 동기 방식의 ALU보다 약 2.
제안된 ALU 회로는 매그너칩-SK하이닉스 0.18um 공정을 사용하여 제작되었고, 회로 구현과 시뮬레이션은 Cadence, Synopsys, Mentor 사의 툴을 사용하였다.
대상 데이터
NCL 회로의 설계는 기본적으로 설계된 27개의 NCL 게이트를 바탕으로 설계한다. 이 27개의 NCL 게이트는 자주 사용되는 boolean function을 기준으로 설계되었다.
이론/모형
NCL 회로의 신호(signal)는 이중 회선 인코딩(dual rail encoding) 방법을 이용한 Dual- rail-logic을 사용한다. Dual-rail-logic 신호 D는 two wire (D0, D1)로 구성되어 있다.
성능/효과
셋째, 비동기식 회로 설계 시에 전역 클럭이 없으므로 이것으로 인한 문제점들, 예를 들면, 클럭 스큐 문제, 다중 클럭 도메인 설계 문제 등에서 이점을 갖는다. 넷째, 모바일 기기의 증가로 저전력 소모에 대한 요구가 증대되었다. 특히 전력 소모가 문제가 되는 동기식 설계 방법에 비해 비동기 회로 설계는 회로의 동작이 필요할 때만 구동되므로 낮은 전력을 소비한다.
이것으로 기존의 비동기 회로 설계 면적 증가로 인한 문제들을 해결할 수 있다. 둘째, 최악의 경우 (worst-case) 형태의 동기식 회로 설계 방식에 비해서 비동기 회로 설계 방식은 모듈 사이의 다양한 종료시점으로 인한 평균의 경우 (average-case) 형태의 동작을 수행한다. 이것은 이론적으로 높은 성능의 특성을 가지며, 실제로 고속의 파이프라인 회로에 적용되고 있다.
6V의 두 가지 경우로 나누어 진행하였다. 설계된 회로에서 사용된 트랜 지스터의 개수는 NCL 기반의 ALU가 동기 방식의 ALU보다 약 2.5배의 트랜지스터의 개수가 사용되었다. 이것은 NCL 회로의 특성에 따라 추가적인 회로가 사용되었기 때문이다.
이것은 이론적으로 높은 성능의 특성을 가지며, 실제로 고속의 파이프라인 회로에 적용되고 있다. 셋째, 비동기식 회로 설계 시에 전역 클럭이 없으므로 이것으로 인한 문제점들, 예를 들면, 클럭 스큐 문제, 다중 클럭 도메인 설계 문제 등에서 이점을 갖는다. 넷째, 모바일 기기의 증가로 저전력 소모에 대한 요구가 증대되었다.
지연 시간에 있어서는 저전압에서 동기회로가 최소 10배 이상 지연 시간이 증가하는 것으로 나타났다. 즉, 저전압에서 동기회로는 타이밍 요구조건을 만족하는 것이 매우 어려워지며, 외부 변화에 더욱 민감해진다는 것을 알 수 있다.
질의응답
핵심어
질문
논문에서 추출한 답변
비동기식 회로 설계란?
비동기식 회로 설계(asynchronous circuit de -sign)는 동기식 회로 설계(synchronous circuit design)에서 사용되는 전역 클럭(global clock)이 없이 주변 모듈 사이에 Ack 신호와 Req 신호를 사용한 핸드쉐이킹(handshaking) 프로토콜에 의해 데이터 신호를 동기화하고, 전송하는 회로 설계 방식이다 [1][2]. 비동기식 회로 설계 방식은 1940년대에 개발된 기술이지만, 설계 자체가 어렵고 면적 증가 등의 단점으로 제한된 분야에서 이용되었다.
NCL 시스템은 어떻게 구성되는가?
NCL 시스템의 전체적인 구조는 그림 1에서 보여주는 봐와 같이 입출력 NCL 레지스터, NCL 회로, NCL completion 회로를 구성되어진다. NCL 레지스터의 역할은 DATA 또는 NULL 신호를 completion 회로에서 입력되는 request 신호에 의해서 DATA 또는 NULL 신호를 NCL 회로로 전달하는 것이며, NCL completion은 뒷단의 NCL 레지스터에서 DATA 또는 NULL의 request가 있는지를 체크해서 앞 단으로 전달하는 역할을 한다.
DI 모델은 BD 모델에 비해 어떠한 장점이 있는가?
따라서 타이밍 분석이 요구되지 않고, 최악의 경우의 성능이 아니라 평균적인 경우의 성능을 가져온다. 따라서 BD 모델에 비해서 공정, 전압, 온도 등의 변이에 영향을 받지 않으며, 설계한 회로를 재사용하는 것이 매우 용이하게 된다. 이런 점들에 의해서 DI 모델이 최근 활발히 연구되어지고 있으며, 그 중에서도 Null convention logic (NCL)에 관한 연구들이 많이 되고 있다.
참고문헌 (10)
Scott Hauck, "Asynchronous Design Methodologies: An Overview", Proceeding of the IEEE, Vol. 86, No. 1, pp. 69-93, Jan. 1995.
H.Van Gageldonk et al., "An Asynchronous Low-power 80c51 Microcon- troller," Proc. International Symposium Advanced Research in Asynchronous Circuits and Systems, pp. 96-107, 1998.
Kyung Ki Kim, "Minimal Leakage Pattern Generator," 한국산업정보학회논문지, V. 16, No. 5, pp.1-8, 2011년 12월.
Scott C. Smith, Jia Di, "Designing Asynchronous Circuits using NULL Convention Logic (NCL)," Morgan&Calypool Publishers, 2009.
M. Singh and S. M. Nowick, "Teaching Asynchronous Design in Digital Integrated Circuits," IEEE Trans. on Education, Vol. 47, No. 3, pp. 397-404, Aug. 2004.
R. D. Jorgenson, M. S. Hagedorn, T. H. Friddell, "Ultralow-Power Operation in Subthreshold Regimes Applying Clockless Logic," Proceedings of The IEEE, Vol. 98, No. 2, pp. 299-314, Feb. 2010.
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