$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

[국내논문] 전 병렬구조 기반 8.1 Gbps 고속 및 다중 모드 QC-LDPC 복호기
8.1 Gbps High-Throughput and Multi-Mode QC-LDPC Decoder based on Fully Parallel Structure 원문보기

Journal of the Institute of Electronics Engineers of Korea = 전자공학회논문지, v.50 no.11, 2013년, pp.78 - 89  

정용민 (연세대학교 전기전자공학과) ,  정윤호 (한국항공대학교 항공전자공학과) ,  이성주 (세종대학교 정보통신공학과) ,  김재석 (연세대학교 전기전자공학과)

초록
AI-Helper 아이콘AI-Helper

본 논문은 전 병렬구조를 기반으로 고속으로 동작하며 다중 모드를 지원하는 quasi-cyclic (QC) low-density parity-check(LDPC) 복호기를 제안한다. 제안하는 QC-LDPC 복호기는 고속 throughput을 지원하기 위하여 전 병렬구조를 기반으로 설계되었다. 전 병렬구조를 사용함에 따라 발생하는 인터커넥션의 복잡도 문제는 broadcasting 기반의 sum-product 알고리즘의 사용과 저복잡도 순환 쉬프트 네트워크를 제안함으로써 해결하였다. 또한, 전 병렬구조에서 체크 노드 프로세서와 변수 노드 프로세서의 사용량이 많아 발생하는 복잡도 문제를 제안하는 결합된 체크 및 변수 노드 프로세서를 통하여 해결하였다. 제안하는 QC-LDPC 복호기는 라우팅 방식의 인터커넥션 네트워크, 다중 모드를 지원하는 결합된 체크 및 변수 노드 프로세서와 순환 쉬프트 네트워크를 통하여 다중 모드를 지원할 수 있다. 제안하는 QC-LDPC decoder는 100 MHz 클락 주파수로 동작하며, 다중 모드를 지원하고 (1944, 1620) QC-LDPC 부호에 대해서 8.1 Gbps의 throughput을 지원한다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper proposes a high-throughput and multi-mode quasi-cyclic (QC) low-density parity-check (LDPC) decoder based on a fully parallel structure. The proposed QC-LDPC decoder employs the fully parallel structure to provide very high throughput. The high interconnection complexity, which is the gen...

Keyword

#QC-LDPC 부호   #결합된 체크 및 변수 노드 프로세서   #라우팅 방식의 인터커넥션 네트워크  

질의응답

핵심어 질문 논문에서 추출한 답변
Low-density parity-check (LDPC) 부호란? Low-density parity-check (LDPC) 부호는 선형 블록 부호의 한 종류로서[1] 패리티 검사 행렬을 통하여 정의된다. LDPC 부호는 Shannon의 채널 용량에 근접 하는 오류 정정 성능을 제공하기 때문에 최근 무선 통신 시스템에서 오류 정정 부호 기법으로 많은 관심을 받고 있다.
한 번의 반복 복호 시 필요한 클락 사이클 수를 줄임으로써 throughput을 향상해야 하는 이유는? QC-LDPC 복호기가 높은 throughput을 지원하기 위해서는 수식 (1)로부터 알 수 있듯이 클락 주파수를 증가시키거나 반복 복호 횟수나 한 번의 반복 복호 시 필요한 클락 사이클 수를 줄여야 한다. 클락 주파수는 QC-LDPC 복호기를 포함하는 무선 통신 시스템의 시스템 클락 주파수에 따라 결정될 수 있다. 따라서 한 번의 반복 복호 시 필요한 클락 사이클 수를 줄임으로써 throughput을 향상시켜야 한다.
LDPC 부호가 최근 무선 통신 시스템에서 오류 정정 부호 기법으로 많은 관심을 받는 이유는? Low-density parity-check (LDPC) 부호는 선형 블록 부호의 한 종류로서[1] 패리티 검사 행렬을 통하여 정의된다. LDPC 부호는 Shannon의 채널 용량에 근접 하는 오류 정정 성능을 제공하기 때문에 최근 무선 통신 시스템에서 오류 정정 부호 기법으로 많은 관심을 받고 있다. 특히, quasi-cyclic (QC) LDPC 부호의 경우 구조적 LDPC 부호의 한 종류로서[2], 부호기 (encoder)와 복호기 (decoder)의 저복잡도 구현이 가능하기 때문에 IEEE 802.
질의응답 정보가 도움이 되었나요?

참고문헌 (23)

  1. G. R. Gallager, "Low-density parity-check codes," MA, M.I.T. Press, 1963. 

  2. M. P. C. Fossorier, "Quasi-cyclic low density parity check codes from circulant permutation matrices," IEEE Trans. Inform. Theory, Vol. 50, no. 8, pp. 1788-1794, Oct. 2006. 

  3. IEEE 802.11acTM/D2.0, "Draft standard for information technology part 11: wireless LAN medium access control (MAC) and physical layer (PHY) specifications, amendment 4: enhancements for very high throughput for operation in bands below 6GHz," Jan. 2012. 

  4. IEEE Std. 802.16eTM-2005, "IEEE standard for local and metropolitan area networks part 16: air interface for fixed and mobile broadband wireless access systems," Feb. 2006. 

  5. IEEE Std. P802.15.3c, "Part 15.3: wireless medium access control (MAC) and physical layer (PHY) specifications for high rate wireless personal area networks (WPANs)," Dec. 2009. 

  6. M. Yang, W. E. Ryan, and Y. Li, "Design of efficiently encodable moderate-length high-rate irregular LDPC codes," IEEE Trans. Commun., Vol. 52, no. 4, pp. 564-571, Apr. 2004. 

    상세보기 crossref

  7. Y. Jung, Y. Jung, and J. Kim, "Memory-efficient and high-speed LDPC encoder," Electron. Lett., Vol. 46, no. 14, pp. 1035-1036, Jul. 2010. 

    상세보기 crossref

  8. Y. Jung, C. Chung, Y. Jung, and J. Kim, "7.7Gbps encoder design for IEEE 802.11n/ac QC-LDPC codes," in Proc. of International SoC Design Conference, pp. 215-218, Jeju, Korea, Nov. 2012. 

  9. D. J. C. MacKay, "Good error-correcting codes based on very sparse matrices," IEEE Trans. Inform. Theory, Vol. 45, no. 2, pp. 399-431, Mar. 1999. 

    상세보기 crossref

  10. M. P. C. Fossorier, M. Mihaljevic, and H. Imai, "Reduced complexity iterative decoding of low-density parity-check codes based on belief propagation," IEEE Trans. Commun., Vol. 47, no. 5, pp. 673-680, May. 1999. 

    상세보기 crossref

  11. J. Chen, and M. P. C. Fossorier, "Density evolution for two improved BP-based decoding algorithm," IEEE Commun. Lett., Vol. 6, no. 5, pp. 208-210, May. 2002. 

    상세보기 crossref

  12. J, Zhang, and M. P. C. Fossorier, "Shuffled iterative decoding," IEEE Trans. Commun., Vol. 53, no. 2, pp. 209-213, Feb. 2005. 

    상세보기 crossref

  13. M. M. Mansour, "A turbo-decoding message-passing algorithm for sparse parity-check matrix codes," IEEE Trans. Signal Processing, Vol. 54, no. 11, pp. 4376-4392, Nov. 2006. 

    상세보기 crossref

  14. A. J. Blanksby, and C. J. Howland, "A 690-mW 1-Gb/s 1024-b, rate-1/2 low-density parity-check code decoder," IEEE J. Solid-State Circuits, Vol. 37, no. 3, pp. 404-412, Mar. 2002. 

    상세보기 crossref

  15. A. Darabiha, A. C. Carusone, and F. R. Kschischang, "A 3.3-Gbps bit-serial block-interlaced min-sum LDPC decoder in 0.13-um CMOS," in Proc. IEEE CICC, pp. 459-462, San Jose, USA, Sep. 2007. 

  16. A. Darabiha, A. C. Carusone, and F. R. Kschischang, "Block-interlaced LDPC decoders with reduced interconnect complexity," IEEE Trans. Circuits Syst. II: Express Briefs, Vol. 55, no. 1, pp. 74-78, Jan. 2008. 

    상세보기 crossref

  17. J. Lee, and H. Ryu, "A 1-Gb/s flexible LDPC decoder supporting multiple code rates and block lengths," IEEE Trans. Consumer Electron., Vol. 54, no. 2, pp. 417-424, May. 2008. 

    상세보기 crossref

  18. M. M. Mansour, and N. R. Shanbhag, "A 640-Mb/s 2048-bit programmable LDPC decoder chip," IEEE J. Solid-State Circuits, Vol. 41, no. 3, pp. 634-698, Mar. 2006. 

  19. N. Chen, Y. Dai, and Z. Yan, "Partly parallel overlapped sum-product decoder architectures for quasi-cyclic LDPC codes," in Proc. IEEE SIPS, pp. 220-225, Benff, Canada, Oct. 2006. 

  20. B. Xiang, D. Bao, S. Huang, and X. Zeng, "An 847-955 Mb/s 342-397 mW Dual-Path Fully-Overlapped QC-LDPC Decoder for WiMAX System in 0.13 um CMOS," IEEE J. Solid-State Circuits, Vol. 46, no. 6, pp. 1416-1432, Jun. 2011. 

    상세보기 crossref

  21. K. Shin, and H. Kim, "A Multi-mode LDPC Decoder for IEEE 802.16e Mobile WiMAX," Journal of Semiconductor Technology and Science, Vol. 12, no. 1. pp. 24-33, Mar. 2012. 

  22. Y. Na, and K. Shin, "Multi-mode layered LDPC decoder for IEEE 802.11n," J. IEEK, vol. 48-SD, no. 11, pp. 18-26, Nov. 2011. 

  23. J. M. Rabaey, A. Chandrakasan, and B. Nikolic, Digital Integrated Circuits: A Design Perspective, Prentice Hall, pp. 125-129, 594-597, 2003. 

저자의 다른 논문 :

LOADING...

관련 콘텐츠

이 논문과 함께 이용한 콘텐츠

유발과제정보 저작권 관리 안내
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로