본 논문에서는 C-대역에서 입출력정합 회로가 패키지에 내장된 10 W급 내부 정합 증폭기 설계 및 제작을 하였다. 전력증폭기 설계에 사용한 트랜지스터로 GaAs pHEMT bare-chip을 사용하였다. 트랜지스터 패드 위치와 커패시터 크기를 고려한 와이어 본딩 해석으로 정확도 높은 설계를 하였다. 패키지와 정합 회로를 함께 EM simulation하여 패키지가 정합 회로에 미치는 영향을 해석하였다. 2-tone 측정 시 memory effect로 인해 발생되는 IMD3의 비대칭성을 줄이기 위한 memory effect 감쇄 바이어스 회로를 제안 및 설계하였다. 측정 결과, 7.1~7.8 GHz 대역에서 $P_{1dB}$는 39.8~40.4 dBm, 전력 이득은 9.7~10.4 dB, 효율은 33.4~38.0 %을 얻었고, 제안된 memory effect 감쇄 바이어스 회로로 IMD3(Upper)와 IMD3(Lower)차는 0.76 dB 이하를 얻었다.
본 논문에서는 C-대역에서 입출력 정합 회로가 패키지에 내장된 10 W급 내부 정합 증폭기 설계 및 제작을 하였다. 전력증폭기 설계에 사용한 트랜지스터로 GaAs pHEMT bare-chip을 사용하였다. 트랜지스터 패드 위치와 커패시터 크기를 고려한 와이어 본딩 해석으로 정확도 높은 설계를 하였다. 패키지와 정합 회로를 함께 EM simulation하여 패키지가 정합 회로에 미치는 영향을 해석하였다. 2-tone 측정 시 memory effect로 인해 발생되는 IMD3의 비대칭성을 줄이기 위한 memory effect 감쇄 바이어스 회로를 제안 및 설계하였다. 측정 결과, 7.1~7.8 GHz 대역에서 $P_{1dB}$는 39.8~40.4 dBm, 전력 이득은 9.7~10.4 dB, 효율은 33.4~38.0 %을 얻었고, 제안된 memory effect 감쇄 바이어스 회로로 IMD3(Upper)와 IMD3(Lower)차는 0.76 dB 이하를 얻었다.
In this paper, a C-band 10 W power amplifier with internally matched input and output matching circuit is designed and fabricated. The used power transistor for the power amplifier is GaAs pHEMT bare-chip. The wire bonding analysis considering the size of the capacitor and the position of transistor...
In this paper, a C-band 10 W power amplifier with internally matched input and output matching circuit is designed and fabricated. The used power transistor for the power amplifier is GaAs pHEMT bare-chip. The wire bonding analysis considering the size of the capacitor and the position of transistor pad improves the accurate design. The matching circuit design with the package effect using EM simulation is performed. To reduce the unsymmetry of IMD3 in 2-tone measurement due to the memory effect, the bias circuit minimizing the memory effect is proposed and employed. The measured $P_{1dB}$, power gain, and power added efficiency are 39.8~40.4 dBm, 9.7~10.4 dB, and 33.4~38.0 %, respectively. Adopting the proposed bias circuit, the difference between the upper and lower IMD3 is less than 0.76 dB.
In this paper, a C-band 10 W power amplifier with internally matched input and output matching circuit is designed and fabricated. The used power transistor for the power amplifier is GaAs pHEMT bare-chip. The wire bonding analysis considering the size of the capacitor and the position of transistor pad improves the accurate design. The matching circuit design with the package effect using EM simulation is performed. To reduce the unsymmetry of IMD3 in 2-tone measurement due to the memory effect, the bias circuit minimizing the memory effect is proposed and employed. The measured $P_{1dB}$, power gain, and power added efficiency are 39.8~40.4 dBm, 9.7~10.4 dB, and 33.4~38.0 %, respectively. Adopting the proposed bias circuit, the difference between the upper and lower IMD3 is less than 0.76 dB.
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문제 정의
5 dB 정도 낮은 지점에서 형성된다. 따라서 본 논문에서는 P1dB 가 10 W급인 전력 증폭기 제작을 목표로 설계하였다.
본 논문에서는 C-대역(7.1～7.8 GHz)에서 동작하는 10 W급의 전력을 출력하는 IMFET을 설계 및 제작하였다. 사용되는 전력소자로는 GaAs pHEMT 소자를 사용하였고, 2-tone 테스트 시 발생하는 memory effect로 인해 발생되는 IMD3의 비대칭성을 최소화하기 위해 본 연구에서 제안된 입력 게이트 바이어스 회로를 설계였다.
본 논문에서는 C-대역에서 GaAs pHEMT와 입·출력 정합 회로가 패키지에 내장된 10 W급 내부 정합증폭기 설계 및 제작을 보였다.
본 논문에서는 GaAs pHEMT bare-chip을 이용하여 전력증폭기를 설계 및 제작하였다. 본 논문에서 사용된 소자는 Triquint 사의 TGF2021-12이다.
8 GHz)에서 동작하는 10 W급의 전력을 출력하는 IMFET을 설계 및 제작하였다. 사용되는 전력소자로는 GaAs pHEMT 소자를 사용하였고, 2-tone 테스트 시 발생하는 memory effect로 인해 발생되는 IMD3의 비대칭성을 최소화하기 위해 본 연구에서 제안된 입력 게이트 바이어스 회로를 설계였다. 저주파 성분에서의 임피던스를 매우 작게 하여 memory effect를 최소화함으로써 IMD- 3의 비대칭성을 최소화 하였다.
이런 설계 및 개발의 어려움을 해결하고자 본 연구에서는 전자기장 해석 프로그램을 이용하여 입·출력 정합 회로와 와이어 본딩 및 패키지 등을 포함하여 설계에 반영하여 설계의 정확성을 높였다.
가설 설정
7. Definition of memory effect.
제안 방법
AuSn(80:20)을 이용하여 패키지와 heat sink, 입·출력 정합 회로, 전력소자간 eutectic bonding 하였다.
73 V를 인가하였다. Drive amplifier의 특성을 배제하고, IMFET의 전력 이득 및 효율을 계산하기 위하여 입력전력은 drive amplifier와 IMFET 사이에 방향성 결합기를 이용하여 입력 단으로 들어가는 전력을 Agilent사의 E4418으로 계측하였다. 출력전력은 power sensor의 dynamic rage를 감안하여 감쇄기를 통과한 후 Agilent사의 E4418으로 계측하였다.
그림 5의 Port 1과 Port 4는 패키지 외부 리드 경계면을 나타내고, Port 2과 Port 3은 전력소자의 게이트와 드레인 패드 경계면을 나타낸다. EM simulation을 통해 패키지 전체를 해석하고 얻어진 소신호 파라미터를 Agilent사의 ADS로 불러들여, 제공된 전력소자의 소신호 파라미터와 연결하여 이득 및 반사 계수를 확인하는 방식으로 설계하였으며, 패키지 영향으로 인해 발생된 임피던스 부정합은 도체 패턴의 폭과 길이를 조정하며 최적화 하였다.
Envelope 주파수 성분을 제거하기 위해 제안한 게이트 바이어스 회로는 저항과 병렬로 인턱터를 연결하여 A에서 바라본 게이트 임피던스가 사용 주파수대역에서 높은 임피던스 값을 가지면서 B에서 바라본 임피던스가 인덕터로 인해 낮은 임피던스 값을 갖게 되어 envelope 주파수 성분이 게이트 바이어스에서 단락되도록 제안하였다.
고주파에서는 금속 패키지에 의한 영향도 상당하기 때문에 정합 회로 설계에 패키지 모델링을 포함하여 함께 해석하였고, 실제 측정과 EM simulation 비교를 통해 상당한 정확도를 확인할 수 있었다. Memory effect를 감쇄시키는 게이트 바이어스 회로를 제안 및 적용함으로써 IMD3의 비대칭성 크기를 감소시켰다. 제작된 전력 증폭기는 7.
Triquint사에서 제공된 전력소자의 소신호 파라미터를 이용하여 입력 정합 회로 설계를 하였다. 그림 3은 입력 정합 회로 개념도를 나타낸다.
데이터 시트에 나타난 바에 의하면 전력소자는 최대 12.5 V 드레인 전압을 사용할 수 있으나, 신뢰성 및 전력 증폭기가 적용될 시스템을 고려하여 10 V의 전원을 사용하여 설계하였다. 일반적으로 전력소자의 P1dB 지점은 포화출력전력 대비 1～1.
따라서 정확한 최적 출력 임피던스를 알 수 없지만 데이터시트에 제공되는 10 GHz에서 최적 출력 임피던스를 기초로 하여 출력 정합 회로를 설계한 뒤 출력 임피던스를 변화시켜가면서 출력전력 값과 EM simulation으로 얻어진 임피던스 비교를 통해 최적 출력 정합 임피던스를 찾는 방식을 사용하였다. 그림 4는 출력 정합 회로 개념도를 나타낸다.
전력증폭기는 동작시 전력소자에서 많은 열이 발생된다. 발생되는 열이 패키지 외부로 효과적으로 방출시키기 위하여 전력소자, 패키지, 세라믹 기판은 eutectic bonding을 하였다. Eutectic bonding을 위한 재료로는 금 도금된 부품들 접합에 용이하고, 열전도도가 좋은 AuSn(80:20)을 사용하였다.
본 논문에서 사용된 전력소자는 비선형 모델이 제공되지 않고 주파수에 따른 최적 임피던스도 제공되지 않아 로드-풀 측정을 통해 전력증폭기의 최적 임피던스를 찾아야 한다[5],[6]. 하지만 로드-풀 측정은 측정 장비 세팅의 어려움과 측정 장비의 기생성분의 De-embedding도 매우 어려운 단점이 있다.
따라서 입력 게이트 단자와 정합 회로를 연결하기 위한 와이어 본딩의 인덕턴스 값이 설계에 큰 영향을 미친다. 본 논문에서 사용된 전력소자의 경우 다수의 단일 트랜지스터가 병렬로 연결되어 있는 구조로 되어 있으므로 트랜지스터의 게이트 및 드레인의 개수만큼의 와이어를 사용하여야 한다. 이 때 와이어 본딩 간의 상호 인덕턴스가 발생하는데, 일반적인 회로 시뮬레이션 상에서는 상호 인덕턴스가 고려되지 않기 때문에 전자기장해석 시뮬레이션을 통해 해석하여야 정확한 와이어 본딩 인덕턴스 값을 알 수 있다.
본 논문에서는 입력 게이트 바이어스 회로에서 게이트 바이어스를 바라본 임피던스가 사용 주파수 대역에서는 개방되고, envelope 주파수에서는 단락되어 입력에서 바이어스 회로를 통해 envelope 주파수 성분 ω2-ω1을 제거하는 바이어스 회로를 제안하였다.
그림 4의 Port 1은 GaAs pHEMT bare-chip의 트랜지스터 드레인 패드 경계면이고, Port 2는 패키지 외부 리드의 출력 단자 경계면이다. 사용 주파수 대역에서 최적 출력 임피던스를 찾기 위하여 그림 4의 출력 정합 회로의 A면에 와이어 본딩을 이용하여 출력 임피던스를 변화시킬 수 있는 튜닝 패드를 만들었다. 튜닝 패드에 와이어 본딩을 한 후 출력 전력을 측정 반복 과정을 통해 최대 출력을 찾는 방식으로 설계하였다.
입·출력 정합 회로 도체 패턴은 박막 공정을 이용하였다. 전력소자에서 발생하는 열을 효과적으로 배출시키고, 전력소자와 알루미나 기판 높이를 맞추기 위해 CuW 재질의 단층 구조 heat sink를 패키지 내에 삽입하였다. AuSn(80:20)을 이용하여 패키지와 heat sink, 입·출력 정합 회로, 전력소자간 eutectic bonding 하였다.
그림 3는 커패시터를 이용하여 입력 임피던스를 높인 입력 정합 회로 개념도를 나타낸다. 전력소자와 정합 회로 사이에 high-Q 커패시터를 병렬로 사용하여 트랜지스터가 가지고 있는 임피던스를 높여 정합 회로 설계에 용이하게 한 뒤 정합 회로를 설계하였다. 와이어 본딩 인덕턴스 값은 그림 2와 같이 전력소자의 게이트 패드 위치와 SLC 크기 및 간격을 고려하여 추출하였으며, 얻어진 인덕턴스 값을 고려하여 커패시터 값을 선정하였다.
그림 2(c)는 전력소자의 패드 간격과 SLC 크기 모두 고려되지 않은 와이어 본딩 구조를 나타낸다. 정확한 시뮬레이션을 위하여 트랜지스터와 SLC의 크기는 데이터 시트에서 제공된 크기 정보를 참고하여 트랜지스터 패드 간격은 0.32 mm, SLC 크기는 0.5 mm로 그렸으며, 와이어 본딩 길이는 0.2 mm, 높이는 0.05 mm로 하여 시뮬레이션 하였다. 표 2는 7.
본 논문에서는 C-대역에서 GaAs pHEMT와 입·출력 정합 회로가 패키지에 내장된 10 W급 내부 정합증폭기 설계 및 제작을 보였다. 정확한 정합 회로 설계를 위하여 트랜지스터 패드 위치와 커패시터 크기를 고려한 와이어 본딩을 EM simulation을 통해 해석하였다. 고주파에서는 금속 패키지에 의한 영향도 상당하기 때문에 정합 회로 설계에 패키지 모델링을 포함하여 함께 해석하였고, 실제 측정과 EM simulation 비교를 통해 상당한 정확도를 확인할 수 있었다.
그림 5에 입·출력 정합 회로 설계에 패키지가 미치는 영향을 포함하여 해석하기 위하여 정합 회로와 패키지 도면을 함께 보였다. 정확한 해석을 위하여 패키지 내의 크기와 높이는 실제 측정 도면 기준으로 설계하고, 패키지 재질은 gold로 설정하였다.
Drive amplifier의 특성을 배제하고, IMFET의 전력 이득 및 효율을 계산하기 위하여 입력전력은 drive amplifier와 IMFET 사이에 방향성 결합기를 이용하여 입력 단으로 들어가는 전력을 Agilent사의 E4418으로 계측하였다. 출력전력은 power sensor의 dynamic rage를 감안하여 감쇄기를 통과한 후 Agilent사의 E4418으로 계측하였다.
사용 주파수 대역에서 최적 출력 임피던스를 찾기 위하여 그림 4의 출력 정합 회로의 A면에 와이어 본딩을 이용하여 출력 임피던스를 변화시킬 수 있는 튜닝 패드를 만들었다. 튜닝 패드에 와이어 본딩을 한 후 출력 전력을 측정 반복 과정을 통해 최대 출력을 찾는 방식으로 설계하였다.
그림 8에 memory effect를 해석하기 위한 그림을 나타냈다. 해석을 위해 전력증폭기를 2개의 다항식이 종속 연결된 트랜지스터 구조로 모델링하였다. Vin에 2개의 주파수를 인가하였을 경우, 게이트의 1차 비선형성에 의해 비선형적인 Vgs 성분으로 2차 envelope 주파수 성분(ω2-ω1, ω1-ω2)과 2차 하모닉 주파수 성분(2ω2, 2ω1)이 생성된다.
대상 데이터
발생되는 열이 패키지 외부로 효과적으로 방출시키기 위하여 전력소자, 패키지, 세라믹 기판은 eutectic bonding을 하였다. Eutectic bonding을 위한 재료로는 금 도금된 부품들 접합에 용이하고, 열전도도가 좋은 AuSn(80:20)을 사용하였다.
정합 회로로 일반적인 PCB를 사용할 경우 고주파에서의 손실이 크며, 패키지 내에 집적이 힘들다. 따라서 알루미나(Al2O3) 기반의 세라믹 기판을 이용하여 정합 회로의 크기를 소형화 하여 패키지에 내장하였다. 전력증폭기는 동작시 전력소자에서 많은 열이 발생된다.
그림 11(b)에 IMFET 측정을 위해 제안된 memory effect 감쇄 게이트 바이어스 회로가 포함된 IMFET 측정 치구 사진을 보였다. 바이어스 회로는 유전율 3.0 두께 0.5 mm인 Rogers사의 RO3003을 사용하였다. 패키지와 측정 치구 사이에 thermal grease를 사용하고, 나사로 패키지를 측정치구에 접착시켜 열방출 효과를 높였다.
본 논문에서는 GaAs pHEMT bare-chip을 이용하여 전력증폭기를 설계 및 제작하였다. 본 논문에서 사용된 소자는 Triquint 사의 TGF2021-12이다. 표 1은 TGF2021-12의 10 GHz, 10 V 드레인 전압에서 최적 전력 정합된 상태에서의 성능이다.
대부분의 전력증폭기 및 증폭체를 개발할 때 개발자가 외부에 전원 회로 및 바이어스 회로만 설계해 주면 이미 입출력이 50 ohm에 대해 전력정합 등이 이루어져 있어 사용이 편리하여 많이 사용된다[1]. 사용되는 고주파 전력 트랜지스터의 소자로는 GaAs HEMT, HFET 등이 사용된다. 최근에는 GaN HEMT 같은 화합물 소자들이 주류를 이루고 있으며[2],[3], 낮은 주파수에서 Si 기반의 LDMOS 소자가 많이 사용되고 있다.
패키지의 제한된 크기를 고려하여 알루미나 세라믹 기판은 각각 5.3×14 mm2 크기로 설계하였다.
패키지의 크기는 17.4×24.0 mm2이며, 정합 회로를 소형화 하여 패키지 내에 삽입하기 위하여 유전율 9.9, 두께 0.635 mm인 알루미나(Al2O3) 세라믹 기판을 사용하였다.
데이터처리
이 때 와이어 본딩 간의 상호 인덕턴스가 발생하는데, 일반적인 회로 시뮬레이션 상에서는 상호 인덕턴스가 고려되지 않기 때문에 전자기장해석 시뮬레이션을 통해 해석하여야 정확한 와이어 본딩 인덕턴스 값을 알 수 있다. 전자기장 시뮬레이션 코드인 Ansys사의 HFSS을 이용하여 와이어 본딩을 해석하였다.
성능/효과
7.1～7.8 GHz 내 P1dB은 40.1±0.3 dBm, 전력 이득은 10.0±0.3 dB, 효율은 33.4 %이상을 보였다.
그림 12에 EM simulation을 통해 얻어진 IMFET의 이득과 입력 반사 계수와 실제 측정을 통해 얻어진 이득과 입력 반사 계수를 나타내었다. EM simulation 을 통해 얻어진 입력 반사계수는 7.1～7.8 GHz 에서-10 dB 미만이며, 실제 측정을 통해 얻어진 입력 반사 계수는 7.8 GHz 대역 근처에서 -10 dB 이상을 보였다. 두 값의 차이가 있지만 EM Simulation 결과와 실제 측정의 입력 반사계수 형태가 거의 유사하기 때문에 이는 제작 시 발생된 오차로 판단된다.
정확한 정합 회로 설계를 위하여 트랜지스터 패드 위치와 커패시터 크기를 고려한 와이어 본딩을 EM simulation을 통해 해석하였다. 고주파에서는 금속 패키지에 의한 영향도 상당하기 때문에 정합 회로 설계에 패키지 모델링을 포함하여 함께 해석하였고, 실제 측정과 EM simulation 비교를 통해 상당한 정확도를 확인할 수 있었다. Memory effect를 감쇄시키는 게이트 바이어스 회로를 제안 및 적용함으로써 IMD3의 비대칭성 크기를 감소시켰다.
본 논문에서 사용된 전력소자의 입력 게이트 임피던스는 7.5 GHz에서 0.391-j0.039로 매우 작아서 전력소자와 정합 회로를 와이어 본딩으로 바로 연결할 경우 임피던스를 높이는게 힘들기 때문에 회로 설계가 매우 까다롭다. 그림 3는 커패시터를 이용하여 입력 임피던스를 높인 입력 정합 회로 개념도를 나타낸다.
시뮬레이션 결과, 입력 반사계수는 7.5 GHz에서 약 50 Ω에 정합이 이루어져 있고, 드레인 패드 경계면에서 바라본 부하 반사계수는 0.947 ∠174.5을 얻었다.
사용되는 전력소자로는 GaAs pHEMT 소자를 사용하였고, 2-tone 테스트 시 발생하는 memory effect로 인해 발생되는 IMD3의 비대칭성을 최소화하기 위해 본 연구에서 제안된 입력 게이트 바이어스 회로를 설계였다. 저주파 성분에서의 임피던스를 매우 작게 하여 memory effect를 최소화함으로써 IMD- 3의 비대칭성을 최소화 하였다.
0 %을 얻었다. 제안된 memory effect 감쇄 바이어스 회로로 IMD3(upper)와 IMD3(lower)차는 0.76 dB 이하를 얻었다. 전력증폭기 모듈 제작에 memory effect 감쇄 바이어스 회로를 적용할 경우 IMD3의 비대칭성이 감소하여 선형성이 개선될 것으로 판단된다.
Memory effect를 감쇄시키는 게이트 바이어스 회로를 제안 및 적용함으로써 IMD3의 비대칭성 크기를 감소시켰다. 제작된 전력 증폭기는 7.1～7.8 GHz 에서 P1dB는 39.8～40.4 dBm, 전력 이득은 9.7～10.4 dB, 효율은 33.4～38.0 %을 얻었다. 제안된 memory effect 감쇄 바이어스 회로로 IMD3(upper)와 IMD3(lower)차는 0.
2-tone 주파수의 간격은 10 MHz offset을 두었다. 측정 결과, 7.1～7.8 GHz에서 IMD3(upper)와 IMD3(lower)는 -40 dBc 이하, 두 신호의 차는 0.76 dB 이하를 보였다.
5 mm인 Rogers사의 RO3003을 사용하였다. 패키지와 측정 치구 사이에 thermal grease를 사용하고, 나사로 패키지를 측정치구에 접착시켜 열방출 효과를 높였다.
하지만 EM simulation과 측정 결과를 통해 사용된 전력소자의 최적 부하 반사계수는 약 0.924 ∠177～0.928 ∠178 사이일 것으로 판단된다.
시뮬레이션 결과, 일반적인 게이트 바이어스 회로의 임피던스는 envelope 주파수에서 R1의 값을 보인다. 하지만 본 논문에서 제안한 게이트 바이어스 회로의 임피던스는 사용 주파수 대역에서는 동일한 특성을 보이면서 envelope 주파수에서 L1으로 인해 단락된 것처럼 보여 낮은 임피던스를 갖는 것을 볼 수 있다. 따라서 envelope 주파수 성분이 게이트 바이어스에서 단락되도록 설계된 것을 볼 수 있다.
질의응답
핵심어
질문
논문에서 추출한 답변
10 W급 내부 정합 증폭기 설계는 어떻게 정확도가 높은 설계를 하였는가?
전력증폭기 설계에 사용한 트랜지스터로 GaAs pHEMT bare-chip을 사용하였다. 트랜지스터 패드 위치와 커패시터 크기를 고려한 와이어 본딩 해석으로 정확도 높은 설계를 하였다. 패키지와 정합 회로를 함께 EM simulation하여 패키지가 정합 회로에 미치는 영향을 해석하였다.
전력증폭기 설계에 사용한 트랜지스터는?
본 논문에서는 C-대역에서 입출력 정합 회로가 패키지에 내장된 10 W급 내부 정합 증폭기 설계 및 제작을 하였다. 전력증폭기 설계에 사용한 트랜지스터로 GaAs pHEMT bare-chip을 사용하였다. 트랜지스터 패드 위치와 커패시터 크기를 고려한 와이어 본딩 해석으로 정확도 높은 설계를 하였다.
전력증폭기는 동작시 어디에서 많은 열이 발생되는가?
따라서 알루미나(Al2O3) 기반의 세라믹 기판을 이용하여 정합 회로의 크기를 소형화 하여 패키지에 내장하였다. 전력증폭기는 동작시 전력소자에서 많은 열이 발생된다. 발생되는 열이 패키지 외부로 효과적으로 방출시키기 위하여 전력소자, 패키지, 세라믹 기판은 eutectic bonding을 하였다.
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