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MOM 커패시터를 사용한 디지털-아날로그 변환기를 가진 10-bit 10-MS/s 비동기 축차근사형 아날로그-디지털 변환기
A 10-bit 10-MS/s Asynchronous SAR analog-to-digital converter with digital-to-analog converter using MOM capacitor 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.18 no.1, 2014년, pp.129 - 134  

정연호 (Department of Electronic Engineering, Kumoh National Institute of Technology) ,  장영찬 (Department of Electronic Engineering, Kumoh National Institute of Technology)

초록
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본 논문은 디지털-아날로그 변환기(DAC: digital-to-analog converter), SAR 로직, 그리고 비교기로 구성된 10-bit 10-MS/s 비동기 축차근사형(SAR: successive approximation register) 아날로그-디지털 변환기(ADC: analog-to-digital converter)를 제안한다. Rail-to-rail의 입력 범위를 가지는 설계된 비동기 축차근사형 아날로그-디지털 변환기는 샘플링 속도를 향상시키기 위해 MOM(metal-oxide-metal) 커패시터를 이용한 바이너리 가중치 기반의 디지털-아날로그 변환기를 사용하여 구현한다. 제안하는 10-bit 10-MS/s 비동기 축차근사형 아날로그-디지털 변환기는 0.18-${\mu}m$ CMOS 공정에서 제작되고 면적은 $0.103mm^2$를 차지한다. 1.1 V의 공급전압에서 전력소모는 0.37 mW를 나타낸다. 101.12 kHz와 5.12 MHz의 아날로그 입력 신호에 대해 측정된 SNDR은 각각 54.19 dB와 51.59 dB이다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper presents a 10-bit 10-MS/s asynchronous successive approximation register (SAR) analog-to-digital converter (ADC) which consists of a digital-to-analog converter (DAC), a SAR logic, and a comparator. The designed asynchronous SAR ADC with a rail-to-rail input range uses a binary weighted D...

주제어

#축차근사형   #아날로그-디지털 변환기   #디지털-아날로그 변환기  

AI 본문요약
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제안 방법

  • 기생성분으로 커패시턴스를 생성하기 때문에 높은 값을 얻기가 어렵다. 본 논문에서는 최소의 메탈 간격으로 설계하여 2 fF의 유닛 커패시턴스를 가진다. 또한 여러 층의 MOM을 병렬로 연결할 경우 그 연결로 인한 부정합이 발생될 수 있으므로 단일 층의 MOM만 이용한다.
  • DAC는 차동 입력을 샘플하고 바이너리 알고리즘을 위한 기준전압을 생성한다. 비교기는 DAC의 출력전압의 차이를 비교한다. SAR 로직은 비교기의 출력을 순차적으로 저장하는 역할과 비교기의 출력 값으로부터 DAC의 스위치를 제어하는 신호를 생성한다.
  • 그림 5는 MOM 커패시터를 이용한 DAC의 회로도이다. 선형성이 좋은 바이너리 기반의 구조를 사용하고 MSB와 MSB-1을 결정하는 커패시터인 512C와 256C를 각각 4개와 2개의 128C로 분리함으로써 RC 지연시간을 줄여 DAC의 정착을 빠르게 한다.
  • 18-㎛ 1-poly 6-metal CMOS 공정을 사용하여 제작되었다. 축차근사형 ADC의 샘플링 속도를 향상시키기 위해 MOM 커패시터를 이용한 DAC를 사용하였고 MSB의 RC 지연시간을 줄이기 위해 MSB를 결정하는 커패시터를 병렬로 분리하여 설계하였다. 설계된 비동기 축차근사형 ADC는 101.

대상 데이터

  • 제안하는 10비트 10-MS/s 비동기 축차근사형 ADC는 rail-to-rail의 입력 범위를 가지고 0.18-㎛ 1-poly 6-metal CMOS 공정을 사용하여 제작되었다. 축차근사형 ADC의 샘플링 속도를 향상시키기 위해 MOM 커패시터를 이용한 DAC를 사용하였고 MSB의 RC 지연시간을 줄이기 위해 MSB를 결정하는 커패시터를 병렬로 분리하여 설계하였다.

이론/모형

  • 본 논문에서는 DAC의 커패시턴스를 줄이기 위해 MOM (metal-oxide-metal) 방식의 커패시터를 이용한다. 커패시턴스가 작아짐에 따라 열잡음이 증가하게 되는 부분은 선형성이 좋은 바이너리 방식의 커패시터 어레이를 사용하여 보완한다.
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질의응답

핵심어 질문 논문에서 추출한 답변
비동기 축차근사형 ADC가 통신 및 비디오 응용 분야에 적용가능한 이유는 무엇인가? 또한 외부 클록한 주기에 리셋, 샘플, 그리고 N 번의 데이터 변환 과정이 모두 진행된다. 그러므로 외부 클록의 속도와 샘플링 속도가 동일하게 되어 샘플링 속도를 향상시킬 수 있고, 외부 클록의 공급에 있어 부담을 완화시키고 전력소모를 줄일 수 있다[6]. 이에 따라 비동기 축차근사형 ADC는 수십 MHz의 샘플링 속도를 갖는 파이프라인 ADC의 영역이었던 통신 및 비디오 응용 분야에 적용하게 되었다.
동기식 방식의 축차근사형 ADC은 어디서 이용되는가? 최근 모바일 분야에서 SoC 구현에 있어 소면적 및 저전력의 요구가 높아짐에 따라 이에 적합한 축차근사형(SAR: successive approximation register) 아날로그디지털 변환기(ADC: analog-to-digital converter)가 주목받고 있다. 일반적으로 동기식 방식의 축차근사형 ADC는 낮은 샘플링 속도 때문에 바이오 응용 분야 혹은 센서 인터페이스 등에 주로 이용되었다. [1-4]하지만 최근에는 비동기 방식의 축차근사형 ADC가 연구되면서 샘플링 속도를 향상시킬 수 있게 되었다[5].
비동기 축차근사형 ADC는 어떻게 작동되는가? 이에 따라 샘플링 주파수의 N 배 이상의 높은 클록 주파수가 요구되어 시스템에서 전력소모를 증가시키고 클록 공급에 제한을 발생시킬 수 있다. 이에 반해 비동기 방식의 축차근사형 ADC는 외부 클록에 의해 내부 클록을 생성하고그 내부 클록으로 ADC를 동작시킨다. 또한 외부 클록한 주기에 리셋, 샘플, 그리고 N 번의 데이터 변환 과정이 모두 진행된다. 그러므로 외부 클록의 속도와 샘플링 속도가 동일하게 되어 샘플링 속도를 향상시킬 수 있고, 외부 클록의 공급에 있어 부담을 완화시키고 전력소모를 줄일 수 있다[6].
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참고문헌 (12)

  1. N. Verma, A. P. Chandrakasan, "An ultra low energy 12-bit rate-resolution scalable SAR ADC for wireless sensor nodes," IEEE J. Solid-State Circuits, vol.42, no.42, pp.1196-1205, Jun. 2007. 

    상세보기 crossref

  2. H.-C. Hong, G.-M. Lee, "A 65-fJ/Conversion-Step 0.9-V 200-kS/s Rail-to-Rail 8-bit Successive Approximation ADC," IEEE J. Solid-State Circuits, vol. 42, no. 10, pp. 2161-2168, Oct. 2007. 

    상세보기 crossref

  3. J.-H. Eo, S.-H. Kim, and Y.-C. Jang, "A 1V 200 kS/s 10-bit Successive Approximation ADC for a Sensor Interface," IEICE transaction on Electronics, vol. E94-C, no. 11, pp. 1798-1801, Nov., 2011. 

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  4. J.-H. Eo, S.-H. Kim, and Y.-C. Jang, "A Time-Domain Comparator for Micro-Powered Successive Approximation ADC," Journal of the Korea Institute of Information and Communication Engineering, vol. 16, no. 6, pp. 1250-1259, Jun., 2012. 

    원문보기 상세보기 crossref

  5. S. H. Cho, C. K. Lee and J. K. Kwon, "A 550-uW 10-b 40-MS/s SAR ADC With Multistep Addition-Only Digital Error Corrections," IEEE J. Solid-State Circuits, vol. 46, no. 8, pp.1881-1892, Aug. 2011. 

    상세보기 crossref

  6. S. W. M. Chen and R. W. Brodersen, "A 6b 600MS/s 5.3m W Asynchronous ADC in 0.13- ${\mu}m$ CMOS," IEEE J. Solid-State Circuits, vol. 41, no. 12, pp. 2669-2680, Dec. 2006. 

    상세보기 crossref

  7. S. K. Lee, S. J. Park, and Y. Suh, "A 1.3uW 0.6V 8.7-ENOB Successive Approximation ADC in a 0.18 ${\mu}m$ CMOS," IEEE VLSI Circuit Symp, Kyoto, pp. 242-243, Jun. 2009. 

  8. M. Hotta, A. Hayakawa, and N. Zhao, "SAR ADC Architecture with Digital Error Correction" IEEJ International Analog VLSI Workshop, Hangzhou, Nov. 2006. 

  9. F. Kuttner, "1.2V 10b 20MSample/s Non-Binary Successive Approximation ADC in 0.13 ${\mu}m$ CMOS" IEEE ISSCC Dig. Tech. Papers, San Francisco, CA, pp. 176-177, Feb. 2002. 

  10. H. W. Chen, Y. H. Liu, and Y. H. Lin, "A 3mW 12b 10MS/s sub-range SAR ADC," IEEE ASSCC, Taipei, pp. 153-156, Nov. 2009. 

  11. P. Harpe, C. Zhou, and X. Wang, "A 30fJ/Conversion-Step 8b 0-to-10MS/s Asynchronous SAR ADC in 90nm CMOS," IEEE ISSCC Dig. Tech. Papers, San Francisco, CA, pp. 388-389, Feb. 2010. 

  12. S. P. Nam, Y. M. Kim and D. H. Hwang, "A 10b 1MS/s -to-10MS/s 0.11um CMOS SAR ADC for analog TV applications," IEEE ISOCC, pp. 124-127, Nov. 2012. 

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