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A Low-Voltage Low-Power Opamp-Less 8-bit 1-MS/s Pipelined ADC in 90-nm CMOS Technology 원문보기

IEIE Transactions on Smart Processing and Computing, v.3 no.6, 2014년, pp.416 - 424  

Abbasizadeh, Hamed (College of Information and Communication Engineering, Sungkyunkwan University) ,  Rikan, Behnam Samadpoor (College of Information and Communication Engineering, Sungkyunkwan University) ,  Lee, Dong-Soo (College of Information and Communication Engineering, Sungkyunkwan University) ,  Hayder, Abbas Syed (College of Information and Communication Engineering, Sungkyunkwan University) ,  Lee, Kang-Yoon (College of Information and Communication Engineering, Sungkyunkwan University)

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper presents an 8-bit pipelined analog-to-digital converter. The supply voltage applied for comparators and other sub-blocks of the ADC were 0.7V and 0.5V, respectively. This low power ADC utilizes the capacitive charge pump technique combined with a source-follower and calibration to resolve...

주제어

#Pipeline ADC   #Charge-pump   #Opamp-less   #Low-power   #Dynamic comparator   #Low voltage  

AI 본문요약
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문제 정의

  • As CMOS technology advances, lower supply voltages are expected in the near future. This study explored its design feasibility and implications. The second aspect is related to minimizing the total power consumption of the pipelined ADC [3].

가설 설정

  • The structure of the whole circuit of the first stage along with its transfer cure characteristic result is shown in Fig. 9. For the simplicity of the design, all the 1.5-bit stages are designed to be the same. The DAC part of these stages are realized using NMOS switches, which are controlled with signals X,Y and Z generated from the two comparators in the 1.
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참고문헌 (15)

  1. K. Bult, "Analog Design in Deep Sub-Micron CMOS," in Proc. ESSCIRC, Sep. 2000, pp. 176-184. 

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