[논문]낮은 분주비의 위상고정루프에 주파수 체배기와 지연변화-전압 변환기를 사용한 클럭 발생기

최영식

doi:10.5573/ieie.2014.51.6.063

낮은 분주비의 위상고정루프에 주파수 체배기와 지연변화-전압 변환기를 사용한 클럭 발생기
A Low-N Phase Locked Loop Clock Generator with Delay-Variance Voltage Converter and Frequency Multiplier 원문보기

Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지, v.51 no.6, 2014년, pp.63 - 70

초록
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본 논문에서는 낮은 분주비의 분주기를 갖는 위상고정루프에 주파수 체배기를 이용하여 잡음 특성을 개선한 위상고정루프 클럭 발생기를 제안하였다. 전압제어발진기에서 각 지연단의 지연 정도를 지연변화-전압 변환기를 이용하여 전압의 형태로 출력한다. 평균값 검출기를 이용하여 지연변화-전압 변환기 출력 전압의 평균값을 만들어 지연단의 위상 흔들림을 제어하는 전압으로 인가하여 지터를 줄일 수 있다. 제안된 클럭 발생기는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 시뮬레이션은 출력 신호의 peak-to-peak 지터값은 11.3 ps이었다.

Abstract ▼ AI-Helper

A low-N phase-locked loop clock generator with frequency multiplier is proposed to improve phase noise characteristic. Delay-variance voltage converter (DVVC) generates output voltages according to the delay variance of delay stages in voltage controlled oscillator. The output voltages of average circuit with the output voltages of DVVC are applied to the delay stages in VCO to reduce jitter. The HSPICE simulation of the proposed phase-locked loop clock generator with a $0.18{\mu}m$ CMOS process shows an 11.3 ps of peak-to-peak jitter.

주제어

AI 본문요약
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문제 정의

본 논문에서는 낮은 지터를 갖는 위상고정루프를 이용한 클럭 발생기를 제안하였다. 기존의 위상고정루프만을 이용하여 1GHz의 출력을 내려면, 높은 분주비의 분주기를 필요로 한다.

가설 설정

제안한 구조의 클록 발생기의 출력 신호 주파수는 “Fref x N x 지연단 수”이다.

제안 방법

각 전압제어발진기의 지연단의 신호를 입력으로 받아 엣지 검출기에서 상승 엣지를 감지하여 펄스신호로 만들고 펄스 합성기에서 각 펄스신호를 합성하여 높은 주파수의 클록 신호를 출력한다. 지연변화-전압 변환기를 이용하여 전압제어발진기의 각 지연단간의 위상 차이를 전압으로 변환한다.
논문에서는 높은 클록 신호를 만드는 지연고정루프에서 사용된 주파수 체배기를 선택하여 지터 특성이 우수한 낮은 분주비의 분주기를 사용한 위상고정루프 클록 발생기를 설계하였다. 낮은 분주비를 가지는 분주기를 사용하여 잡음특성을 개선하였고, 원하는 높은 클록 신호를 만들기 위해 주파수 체배기를 사용하였다. 전압제어발진기의 지연소자간 지연시간 불일치 크기를 줄이기 위해 지연변화-전압 변환기와 평균 값 회로를 사용하였다.
논문에서는 높은 클록 신호를 만드는 지연고정루프에서 사용된 주파수 체배기를 선택하여 지터 특성이 우수한 낮은 분주비의 분주기를 사용한 위상고정루프 클록 발생기를 설계하였다. 낮은 분주비를 가지는 분주기를 사용하여 잡음특성을 개선하였고, 원하는 높은 클록 신호를 만들기 위해 주파수 체배기를 사용하였다.
기존의 위상고정루프만을 이용하여 1GHz의 출력을 내려면, 높은 분주비의 분주기를 필요로 한다. 높은 분주비는 잡음에 직접적인 영향을 끼치기 때문에 이러한 점을 고려하여 제안한 구조에서는 200MHz의 출력을 내는 위상고정루프와 주파수 합성기를 이용하여 낮은 분주비를 가지면서 주파수체배기를 사용하여 1GHz의 높은 주파수의 출력을 내도록 하였다. 추가로 지연변화-전압 변환기와 평균값 검출기를 이용하여 전압제어 발진기의 각 지연단의 출력신호 간 지연 차이를 항상 일정하게 만들어 지터를 줄였다.
5nF, K_VCO,LPF=250MHz/V, K_VCO,AC=150MHz/V이다. 이 변수들은 N=16일 때 안정된 동작을 위해서 충분한 위상마진을 가지도록 설정하였다. 지연변화-전압 변환기와 평균 값 회로의 동작 유무에 따른 비교를 위해 지연변화전압 변환기와 평균 값 회로를 “on” 또는 “off” 시키고 위상고정루프를 시뮬레이션하였다.
낮은 분주비를 가지는 분주기를 사용하여 잡음특성을 개선하였고, 원하는 높은 클록 신호를 만들기 위해 주파수 체배기를 사용하였다. 전압제어발진기의 지연소자간 지연시간 불일치 크기를 줄이기 위해 지연변화-전압 변환기와 평균 값 회로를 사용하였다. 제안한 위상고정루프 클록 발생기는 1.
제안된 클럭 발생기는 그림 1과 같이 위상주파수검출기(Phase Frequency Detector : PFD)와 전하펌프(Charge Pump : CP), 2차 루프필터(Loop Filter : LF), 지터를 줄여주는 회로가 포함된 전압제어 발진기(Voltage Controlled Oscillator : VCO), 낮은 분주비를 가지는 분주기(Divider), 그리고 주파수 체배기(Frequency Multiplier : FM)로 구성된다. 전압제어발진기는 기존의 전압제어발진기와 각 지연단의 지연 값을 같게 해주는 지연변화-전압 변환기 (Delay Variance Voltage Converter : DVVC)와 평균 값 회로 (Average Circuit : AC)로 구성되어 있다.
지연고정루프(Delay-locked loop : DLL) 구조로 만든 클럭 발생기는 기존 위상고정루프 (Phase-locked loop : PLL)로 만든 클록 발생기보다 구조가 간단하며 우수한 잡음 특성과 PVT (process, voltage, temperature) 값들에 둔감한 특징을 가지고 있다^[1-3]. 지연고정루프로 높은 클록 신호를 가진 출력 신호를 만들기 위해 주파수 체배기를 사용하였다. 지연고정루프에 사용되는 지연소자간의 지연시간 불일치가 지터의 원인이 된다.
지연변화-전압 변환기와 평균 값 회로의 동작 유무에 따른 비교를 위해 지연변화전압 변환기와 평균 값 회로를 “on” 또는 “off” 시키고 위상고정루프를 시뮬레이션하였다.
높은 분주비는 잡음에 직접적인 영향을 끼치기 때문에 이러한 점을 고려하여 제안한 구조에서는 200MHz의 출력을 내는 위상고정루프와 주파수 합성기를 이용하여 낮은 분주비를 가지면서 주파수체배기를 사용하여 1GHz의 높은 주파수의 출력을 내도록 하였다. 추가로 지연변화-전압 변환기와 평균값 검출기를 이용하여 전압제어 발진기의 각 지연단의 출력신호 간 지연 차이를 항상 일정하게 만들어 지터를 줄였다. 제안된 주파수 발생기는 1.

대상 데이터

본 논문에서 사용된 전압제어발진기의 구조는 그림 3과 같으며, 5개의 차동 지연단 (Differential Delay cell), 5개의 지연변화-전압 변환기(Delay Variation - Voltage Converter), 그리고 5개의 평균값 검출기(Average Circuit)로 구성된다.

데이터처리

제안된 위상고정루프를 이용한 클럭 발생기를 1.8V 0.18㎛ CMOS 공정 변수를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다. 12.
제안한 위상고정루프 클록 발생기는 1.8V 0.18μm CMOS 공정을 사용하여 HSPICE 시뮬레이션을 통해 결과를 검증하였다.

성능/효과

제안된 주파수 발생기는 1.8V 0.18μm CMOS 공정변수를 이용하여 설계하였고, 시뮬레이션 결과를 이용한 지터 측정을 통해 기존의 구조에 비해 성능이 향상됨을 확인할 수 있었다.

질의응답

핵심어	질문	논문에서 추출한 답변
	고속 시스템에서 지연고정루프를 사용한 동기회로가 이용되는 이유는?	칩의 동작속도가 계속 증가하여 주기가 점점 짧아짐에 따라 지터가 작은 클럭 발생기의 필요성이 증가하고 있다. 고속 시스템에서는 칩 간의 인터페이스에서 발생하는 클럭 신호의 지연되는 양을 무시할 수 없으며, 이러한 지연이 각 칩 간의 데이터 전송 시 심각한 타이밍 문제를 발생 시킬 수 있기 때문에 고속 시스템에서는 위상고정루프에 비해 좀 더 안정적인 지연고정루프를 사용한 동기회로가 이용된다. 지연고정루프는 전압제어 발진기 (Voltage Controlled Oscillator : VCO)대신 지연소자 (voltage controlled delay line : VCDL)을 사용하는 동시에 일차 시스템이기 때문에 항상 안정하며 지 터의 축적이 없고, 빠른 고정 시간을 갖는 장점이 있다.
	지연고정루프의 장점은?	고속 시스템에서는 칩 간의 인터페이스에서 발생하는 클럭 신호의 지연되는 양을 무시할 수 없으며, 이러한 지연이 각 칩 간의 데이터 전송 시 심각한 타이밍 문제를 발생 시킬 수 있기 때문에 고속 시스템에서는 위상고정루프에 비해 좀 더 안정적인 지연고정루프를 사용한 동기회로가 이용된다. 지연고정루프는 전압제어 발진기 (Voltage Controlled Oscillator : VCO)대신 지연소자 (voltage controlled delay line : VCDL)을 사용하는 동시에 일차 시스템이기 때문에 항상 안정하며 지 터의 축적이 없고, 빠른 고정 시간을 갖는 장점이 있다. 그러나 시스템이 요구하는 높은 클록 신호를 가진 출력신호를 만들기가 어렵다는 단점이 있다.
	지연고정루프의 단점은?	지연고정루프는 전압제어 발진기 (Voltage Controlled Oscillator : VCO)대신 지연소자 (voltage controlled delay line : VCDL)을 사용하는 동시에 일차 시스템이기 때문에 항상 안정하며 지 터의 축적이 없고, 빠른 고정 시간을 갖는 장점이 있다. 그러나 시스템이 요구하는 높은 클록 신호를 가진 출력신호를 만들기가 어렵다는 단점이 있다. 지연고정루프(Delay-locked loop : DLL) 구조로 만든 클럭 발생기는 기존 위상고정루프 (Phase-locked loop : PLL)로 만든 클록 발생기보다 구조가 간단하며 우수한 잡음 특성과 PVT (process, voltage, temperature) 값들에 둔감한 특징을 가지고 있다[1-3].

참고문헌 (12)

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M. M. Elsayed, M. Abdul-Latif, E. Sanchez-Sinecio, "A spur-frequency-boosting PLL with a -74 dBc reference-spur suppression in 90 nm digital CMOS," IEEE J. Solid-State Circuits, vol. 48, no. 9, pp. 2104-2117, Sept. 2013.

상세보기
Y-S Choi, J-D Oh, H-H Choi, "A phase-locked loop with a self-noise suppressing voltage controlled oscillator," IEEK-TC, vol. 47, no. 8. pp. 47-52, Aug. 2010.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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