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[국내논문] 듀얼기저에 기초한 효율적인 곱셈기 설계
Design of the Efficient Multiplier based on Dual Basis 원문보기

Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지, v.51 no.6, 2014년, pp.117 - 123  

박춘명 (한국교통대학교 컴퓨터공학과)

초록
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본 논문에서는 기저변환을 사용하여 효율적인 곱셈기를 구성하는 방법을 제안하였다. 제안한 곱셈기는 두 입력부분 중 한 입력을 듀얼기저로 변환하는 표준-듀얼 기저 변환회로 모듈과 주어진 m차 기약다항식에 의해 $b_m$부터 $b_{m+k}$를 발생시키는 $b_{m+k}$차 발생연산모듈, $m^2$개의 AND 게이트와 m(m-1)개의 EX-OR 게이트로 구성되는 다항식 승산모듈로 구성된다. 또한, 듀얼기저로 표현되는 출력부분을 표준기저로 변화시켜주는 듀얼-표준 기저 변환회로 모듈로 구성되며, 각 연산부의 구성에 필요한 기본 연산모듈을 정의하였다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper proposes the constructing method of effective multiplier using basis transformation. Th proposed multiplier is composed of the standard-dual basis transformation circuit module to change one input into dual basis the operation module to generate from bm to bm+k by the m degree irreducible...

주제어

#Basis   #multiplier   #polynomial   #primitive irreducible polynomial   #transformation etc  

AI 본문요약
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* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • 유한체상의 연산은 통신[2] 채널 및 저장매체에서 발생하는 오류를 정정하기 위한 오류정정[3-4] 회로로 부터 진보된 컴퓨터 등의 분야에 활용된다. 또한 차세대의 성장 동력 산업용 메모리, 디지털 레이더 신호 처리, 이동통신, 위성통신, 패킷 스위칭 시스템, CD(Compact Disk), DAT(Digital Audio Tape)로 손꼽히는 디지털 보안 및 서명, 디지털 워터마킹[5] 가정용 보안시스템, RF용 스마트 카드 등 유한체 상의 연산에 대한 응용유한체 승산의 전개기법과 그 회로의 구성기법은 모두 정규(모듈)화, 고속화, 간략화에 초점을 맞추어 VLSI에 적합한 하드웨어 구조의 개발을 그 목표로 하였다. 특히 소수 P=2인 유한체 GF(2m)상의 연산[6]은 신호처리와 화상처리 분야에서 특별한 계산을 요하거나 범용 컴퓨터 계산의 고속화를 보조하는 고성능 컴퓨터 설계에도 응용되고 있다.
  • 본 논문에서는 유한체상에서 표준 입/출력을 갖는 GF(2m)상의 듀얼기저 곱셈기를 제안하였다. 본 논문의 곱셈기로는 표준-듀얼 기저변환부, 듀얼-표준 기저 변화부, bm+k차 발생 연산부, 다항식 승산 연산부로 구성되며 각 연산부들은 모두 모듈구조를 가지므로 m에 대한 확장과 회로의 구현이 용이하다.
  • 본 절에서는 트레이스 함수를 이용한 기저변환 즉, 표준기저와 듀얼기저의 변환과정의 구현 가능함을 증명하고 GF(24)와 GF(25)상에서 상호 기저변환을 가능하게 하는 기저변환을 제안한다. 표준기저에서 듀얼기저로의 변환을 구현하는 회로를 설계하기 위하여 GF(24)상에서 이미 알고 있는 기저변환행렬 G와 표준기저로 표현되는 다항식 A(x), {a0, a1, a2, a3}를 승산하여 듀얼기저로 표현되는 다항식 B(x), {b0, b1, b2, b3}를 얻어내는 구조의 행렬식을 표현하면 식(4)와 같다.

가설 설정

  • P1) GF(Pm)상에서 임의의 원소 a에 대한 영원의 곱은 0이다. a∙0=0
  • P2) GF(Pm)상에서 임의의 원소 a의 P배는 0이다.
  • P3) GF(Pm)상에서 a≠0인 경우에 대하여 임의의 원소 a의 Pm 승은 a이다.
  • P4) GF(Pm)상에서 양의 정수 m에 대하여 임의의 두 원소 a, b의 Pm 승은 선형특성이 성립한다.
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질의응답

핵심어 질문 논문에서 추출한 답변
소수 P=2인 유한체 GF(2m)상의 연산은 어디에 사용되는가? 또한 차세대의 성장 동력 산업용 메모리, 디지털 레이더 신호 처리, 이동통신, 위성통신, 패킷 스위칭 시스템, CD(Compact Disk), DAT(Digital Audio Tape)로 손꼽히는 디지털 보안 및 서명, 디지털 워터마킹[5] 가정용 보안시스템, RF용 스마트 카드 등 유한체 상의 연산에 대한 응용유한체 승산의 전개기법과 그 회로의 구성기법은 모두 정규(모듈)화, 고속화, 간략화에 초점을 맞추어 VLSI에 적합한 하드웨어 구조의 개발을 그 목표로 하였다. 특히 소수 P=2인 유한체 GF(2m)상의 연산[6]은 신호처리와 화상처리 분야에서 특별한 계산을 요하거나 범용 컴퓨터 계산의 고속화를 보조하는 고성능 컴퓨터 설계에도 응용되고 있다. 최근 빠른처리 속도와 복잡도를 고려한 VLSI 구현에 있어서는 규칙성과 모듈화가 매우 중요한 요소가 되며, 이에 적합한 승산기 설계에 관한 연구가 활발히 펼쳐지고 있으며 꾸준히 발전하고 있다.
대수적 체계에서 어떤 집합이 정의되는가? 집합을 구성하는 원소들에 대하여 이항 연산이 정의되며 이 연산들이 특정한 공리계를 만족시킬 때 이 집합과 연산을 함께 묶어 대수적 체계라고 한다. 대수학에서 정의하는 집합의 조건에 따라 군(Group), 환(Ring), 체(Field) 등의 집합들이 정의된다. 군은 대수학의 기본이 되는 집합으로, 원소들 간의 이항 연산이 정의되며 그 항등원과 역원이 정의되는 집합을 말한다.
유한체상의 연산은 어디에 사용되는가? 최근의 초고도화 정보융합 분야의 핵심인 ICT 분야에 있어 유한체상의 연산[1]은 매우 중요한 분야로 대두되고 있다. 유한체상의 연산은 통신[2] 채널 및 저장매체에서 발생하는 오류를 정정하기 위한 오류정정[3-4] 회로로 부터 진보된 컴퓨터 등의 분야에 활용된다. 또한 차세대의 성장 동력 산업용 메모리, 디지털 레이더 신호 처리, 이동통신, 위성통신, 패킷 스위칭 시스템, CD(Compact Disk), DAT(Digital Audio Tape)로 손꼽히는 디지털 보안 및 서명, 디지털 워터마킹[5] 가정용 보안시스템, RF용 스마트 카드 등 유한체 상의 연산에 대한 응용유한체 승산의 전개기법과 그 회로의 구성기법은 모두 정규(모듈)화, 고속화, 간략화에 초점을 맞추어 VLSI에 적합한 하드웨어 구조의 개발을 그 목표로 하였다.
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참고문헌 (9)

  1. A. Menezes, I. Blake, S. Gao, R. Mullin, S. Vanstone and T. yaghoobian, Applications of Finite Fields. Kluwer Academic Publisher, 1993. 

  2. C.E. Shannon, "A Mathematical Theory of Communication," Bell Syst. Thch. J., 27, pp. 379-423(part I), pp. 623-656 (part II), 2009. 

  3. M.T. Lee, Error Correcting Coding Theory, McGraw-Hill, New York, 2010. 

  4. R.W. Hamming, "Error Detecting and Error Correcting Codes," Bell Syst. Thch. J., 29, pp. 147-160, 2011. 

  5. J. Zhou and O. C. Au,"On the Security of Chaotic Convolutional Coder," IEEE Transaction of Circuit and Systems, Vol.58, No.3, pp.595-606, Mar. 2011. 

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  6. P. A. Scott, S. E. Tarvares and L. E. Peppard, "A Fast Multiplier for GF( $2^m$ )," IEEE J. Select. Areas Commum., vol. SAC-4, Jan. 2010. 

  7. E.D. Mastrovito, "VLSI Design for Multiplication over Finite Fields," LNCS-357, Proc. AAECC-6, pp. 297-309, Rome, July 2012. 

  8. J. L. Imana,"Low Latency Polynomial Basis Multiplier,' IEEE Transaction on Circuit and Systems, Vol.58 No.5, pp935-946, May 2011. 

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  9. J. Adikari, A. Barsoum, M.A. Hasan, A.H. Namin, C. Negre,"Improved Area-Time Tradeoffs for Field Multiplication Using Optimal Normal Bases," IEEE Transactions on Computers, Vol.62, No.1, pp.193-199, Jan. 2013. 

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