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[국내논문] 프로그래머블 멀티 포맷 비디오 디코더
A Programmable Multi-Format Video Decoder 원문보기

방송공학회논문지 = Journal of broadcast engineering, v.20 no.6, 2015년, pp.963 - 966  

김재현 (서울과학기술대학교 NID융합기술대학원) ,  박구만 (서울과학기술대학교 NID융합기술대학원)

초록
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본 논문에서는 최신 압축 표준인 HEVC(High Efficiency Video Coding)를 포함한 다양한 비디오 압축 표준을 처리할 수 있는 프로그래머블 멀티 포맷 복호기(Multi-Format video Decoder: MFD)를 제안한다. 제안한 MFD는 DTV(Digital Tele-Vision) SoC(System on Chip)에 필요한 고사양의 FHD(Full High Definition) 비디오 복호기를 목표로 하였다. 다양한 동영상 압축 표준과 방대한 연산 능력을 지원하기 위하여 제안된 플랫폼에서는 재구성형 프로세서(reconfigurable processor)와 하드웨어 가속기의 하이브리드 구조를 사용하였다. 실험결과 HEVC로 압축된 초당 30장의 FHD 영상을 300MHz에서 디코딩 가능함을 확인하였다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper introduces a programmable multi-format video decoder(MFD) to support HEVC(High Efficiency Video Coding) standard and for other video coding standards. The goal of the proposed MFD is the high-end FHD(Full High Definition) video decoder needed for a DTV(Digital Tele-Vision) SoC(System on C...

Keyword

#multi-format video decoder   #reconfigurable processor   #HEVC  

AI 본문요약
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* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • Kikuchi[2]는 프로세서와 하드웨어 가속기를 함께 사용하는 방법을 제안하였지만 FHD 급 영상을디코딩 할 수 있는 성능이 부족하고 제한된 압축 표준만을 지원하는 단점이 있다. 본 논문에서는 유연성(flexibility)과 성능(performance) 간의 trade-off 관계를 고려하여 대규모 연산 병렬처리에 유리한 구조의 재구성형 프로세서(RP:Reconfigurable Processor), 비트 스트림 전용 프로세서 및 프로세서와 SDRAM간의 고속 데이터처리를 위한 플렉시블 한 하드웨어 가속기를 사용하여 다양한 압축 표준을 실 시간디코딩할수있는프로그래머블멀티포맷비디오디 코더를 제안한다.SoC 내부에 프로세서 기반의 동영상 압축 설루션이 내장되면 새로운 압축 표준이 나올 때마다 SoC를 개발하지 않아도 되며 동영상 재생 외에 다른 기능 으로도 활용 가능한 장점이 있다.
  • 본 논문에서는 재구성형 프로세서 기반의 멀티 포맷 비디오 보호기를 제안하였다.MPEG-2 압축 표준부터 최신 압축 표준인 HEVC 그리고중국국가표준인AVS2까지다양한압축표준에대한디코딩이가능한복호기는움직임보 상 차리를 위한 하드웨어 가속기를 포함한 하이브리드 구 조를 통하여 복호화 성능을 기존보다 30% 이상 향상하였다.
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참고문헌 (5)

  1. Chih-Da Chien, et al., “A 252kgates/71mW Multi-Standard Multi-Channel Video Decoder for High Definition Video Application,” ISSCC Dig. Tech. Papers, pp. 282-283, Feb. 2007. 

  2. Y. Kikuchi et al. “A 40nm 222mW H.264 Full-HD Decoding, 25 Power Domains, 14-Core Application Processor With x512b Stacked DRAM.” IEEE Trans. Journal of Solid-State Circuits, vol. 46. no. 1, pp. 32-41, Jan. 2011. 

    상세보기 crossref

  3. D. Suh, K. Kwon, S. Kim, S. Ryu, and J. Kim, “Design space exploration and implementation of a high performance and low area Coarse Grained Reconfigurable Processor,” in Proceedings of 11th International Conference on Field- Programmable Technology (ICFPT ’12). IEEE, pp. 67–70, 2012. 

  4. S. Lee, J. Song, W. Lee, D. Kim, and J. Kim, "DSP based programmable FHD HEVC decoder," Design, Automation & Test in Europe Conference & Exhibition(DATE), pp. 972-973, 2015. 

  5. F. Pescador et al., “A DSP HEVC decoder implementation based on OpenHEVC,” In Proc. IEEE Int. Conference on Consumer Electronics, pp61-62, Jan. 2014. 

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