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[국내논문] 10 nm이하 비대칭 이중게이트 MOSFET의 하단 게이트 전압에 따른 터널링 전류 분석
Analysis of Tunneling Current for Bottom Gate Voltage of Sub-10 nm Asymmetric Double Gate MOSFET 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.19 no.1, 2015년, pp.163 - 168  

정학기 (Department of Electronic Engineering, Kunsan National University)

초록
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본 연구에서는 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 하단 게이트 전압에 대한 터널링 전류(tunneling current)의 변화에 대하여 분석하고자한다. 단채널 효과를 감소시키기 위하여 개발된 다중게이트 MOSFET중에 비대칭 이중게이트 MOSFET는 채널전류를 제어할 수 있는 요소가 대칭형의 경우보다 증가하는 장점을 지니고 있다. 그러나 10nm 이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 경우, 터널링 전류에 의한 차단전류의 증가는 필연적이다. 본 연구에서는 차단전류 중에 터널링 전류의 비율을 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 한다. 포아송방정식을 이용하여 구한 해석학적 전위분포와 WKB(Wentzel-Kramers-Brillouin) 근사를 이용하여 터널링 전류를 구하였다. 결과적으로 10 nm이하의 채널길이를 갖는 비대칭 이중게이트 MOSFET에서는 하단 게이트 전압에 의하여 터널링 전류가 크게 변화하는 것을 알 수 있었다. 특히 채널길이, 상하단 산화막 두께 그리고 채널두께 등에 따라 매우 큰 변화를 보이고 있었다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper analyzed the deviation of tunneling current for bottom gate voltage of sub-10 nm asymmetric double gate MOSFET. The asymmetric double gate MOSFET among multi gate MOSFET developed to reduce the short channel effects has the advantage to increase the facts to be able to control the channel...

Keyword

#비대칭 이중게이트   #터널링 전류   #포아송방정식   #하단 게이트 전압   #WKB 근사  

AI 본문요약
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문제 정의

  • 이중게이트 MOSFET는 상단과 하단에 게이트를 제작하여 채널 내의 전자흐름을 효율적으로 제어하기 위한 구조로 제작되고 있으며 나아가 FinFET나 원통형 구조의 다중게이트 MOSFET로 발전하고 있다[3,4]. 이중게이트 MOSFET는 대칭형과 비대칭형으로 구분되며 주로 대칭형에 대한 연구가 진행되고 있으므로 본 연구에서는 비대칭형 이중게이트 MOSFET에 대하여 고찰할 것이다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트구조를 다르게 제작할 수 있어 전류제어 능력을 향상시킬 수 있는 요소가 증가할 수 있다.
  • 20 nm 이상의 채널 구조에서는 나타나지 않았던 터널링 전류가 10 nm이하에서는 전체 차단전류 중 차지하는 비율이 증가하게 된다. 비대칭 이중게이트 MOSFET는 대칭형 이중게이트 MOSFET와 달리 상단과 하단의 게이트 전압을 달리 인가할 수 있으므로 본 연구에서는 비대칭 이중게이트 MOSFET에서 터털링 전류가 하단 게이트 전압에 따라 어떻게 변화하는지를 관찰할 것이다.
  • 비대칭 이중게이트 MOSFET의 경우 상단과 하단 게이트 산화막 두께뿐만이 아니라 상단과 하단에 인가하는 게이트 전압도 달리 할 수 있다는 장점이 있다. 본 연구에서 하단 게이트 전압에 대한 터널링 전류의 변화를 고찰하기 위하여 포아송방정식을 풀어 해석학적 전위분포를 구하였다. 이때 전하분포함수로는 가장 실험값에 근사한 가우스함수를 이용하였다.
  • 특히 하단 게이트 전압에 대하여 변화하는 포텐셜에너지 때문에 열방사 전류와 터널링 전류의 비율은 변화하게 될 것이다. 그러므로 본 연구에서는 10 nm이하의 채널길이를 갖는 비대칭 이중게이트 MOSFET에 대한 차단전류를 구하기 위하여 하단 게이트 전압에 대한 열이온 전류와 터널링 전류의 변화를 구하였다.
  • 식 (5)와 식 (8)을 합하면 총 차단전류를 구할 수 있다. 본 연구에서는 채널길이, 채널두께, 상단과 하단의 게이트 산화막 두께 그리고 상단 게이트 전압을 파라미터로 하여 하단 게이트 전압에 대한 총 차단전류 중 터널링 전류의 비율 변화를 관찰하고자한다
  • 본 연구에서는 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 하단 게이트 전압에 대한 터널링 전류(tunneling current)의 변화에 대하여 분석하였다. 비대칭 이중게이트 MOSFET는 상단과 하단의 구조를 달리 제작할 수 있으므로 상단과 하단의 게이트 인가전압 및 산화막 두께를 달리 설정할 수 있다.
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질의응답

핵심어 질문 논문에서 추출한 답변
트랜지스터의 크기를 감소시키는 것이 큰 화두인 이유는? 트랜지스터의 크기를 감소시키기 위한 노력은 반도체 산업에서 가장 큰 화두가 되고 있다. 이는 비단 수율향상에 의한 생산성 향상 및 원가 절감의 장점뿐만이 아니라 최근 스마트폰, 테블릿 PC 및 웨어러블(wearable) 기기에서 강조되는 휴대성 향상에 큰 영향을 미치기 때문이다. 최근 삼성전자에서는 20 nm급 공정을 이용하여 6 Gbit DRAM을 양산한다고 발표하였다.
이중게이트 MOSFET의 구조는? 이러한 노력의 일환으로 연구되고 있는 소자가 이중게이트 MOSFET이다[1,2]. 이중게이트 MOSFET는 상단과 하단에 게이트를 제작하여 채널 내의 전자흐름을 효율적으로 제어하기 위한 구조로 제작되고 있으며 나아가 FinFET나 원통형 구조의 다중게이트 MOSFET로 발전하고 있다[3,4]. 이중게이트 MOSFET는 대칭형과 비대칭형으로 구분되며 주로 대칭형에 대한 연구가 진행되고 있으므로 본 연구에서는 비대칭형 이중게이트 MOSFET에 대하여 고찰할 것이다.
비대칭 이중게이트 MOSFET의 장점은? 이중게이트 MOSFET는 대칭형과 비대칭형으로 구분되며 주로 대칭형에 대한 연구가 진행되고 있으므로 본 연구에서는 비대칭형 이중게이트 MOSFET에 대하여 고찰할 것이다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트구조를 다르게 제작할 수 있어 전류제어 능력을 향상시킬 수 있는 요소가 증가할 수 있다. 이중게이트 구조의 목적은 트랜지스터의 소형화에 있다.
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참고문헌 (9)

  1. S.Neha and M.Santanu, "A Short-Channel Commom Double-Gate MOSFET Model Adapted to Gate Oxide Thickness Asymmetry," IEEE Trans. on Electron Devices, vol.61, no.8, pp.2732-2737, 2014. 

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  2. C.Ferney, J.David, G.R.Francisco, G.Andres and S.Jordi, "Accurate Calculation of Gate Tunneling Current in Double-Gate and Single-Gate SOI MOSFET Through Gate Dielectric Stacks," IEEE Trans. on Electron Devices, vol.59, no.10, pp.2589-2596, 2012. 

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  3. G.Brad and H.Soha, "Fin Shape Impact on FinFET Leakage With Application to Multithreshold and Ultralow-Leakage FinFET Design," IEEE Trans. on Electron Devices, vol.61, no.8, pp.2738-2744, 2014. 

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  4. C.Li, Y.Zhuang, G.Jin and R.Han, "Subthreshold behavior models for short-channel Junctionless Tri-material Cylindrical Surrounding-Gate MOSFET," Microelectronics Reliability, vol.54, no.6, pp.1274-1281, 2014. 

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  5. Z.Ding, G.Hu, J.Gu, R.Liu, L.Wang and T.Tang,"An analytical model for channel potential and subthreshold swing of the symmetric and asymmetric double-gate MOSFETs," Microelectronics J., vol.42, pp.515-519, 2011. 

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  6. Hakkee Jung, "Analysis for Potential Distribution of Asymmetric Double Gate MOSFET Using Series Function," JKIICE, vol.17, no.11, pp.2621-2626. 2013. 

  7. M.Stadele,"Influence of source-drain tunneling on the subthreshold behavior of sub-10 nm double gate MOSFETs," in Proc. Eur. Solid-State Device Research Conf.(ESSDERC), Florence, Italy, pp.135-138, 2002. 

  8. H.K.Jung and O.S.Kwon,"Analysis of Channel Dimension Dependent Threshold Voltage for Asymmetric DGMOSFET," 2014 International Conference on Future Information & Communication Engineering, vol.6, no.1, pp.299-302, 2014. 

  9. H.K.Jung and D.Sima, "Analysis of Subthreshold Carrier Transport for Ultimate DGMOSFET," IEEE Trans. on Electron Devices, vol.53, no.4, pp.685-691, 2006. 

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