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[국내논문] 비대칭 DGMOSFET의 도핑분포함수에 따른 DIBL
Drain Induced Barrier Lowering of Asymmetric Double Gate MOSFET for Channel Doping Profile 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.19 no.11, 2015년, pp.2643 - 2648  

정학기 (Department of Electronic Engineering, Kunsan National University)

초록
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본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 도핑농도분포에 대한 드레인유도장벽감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자한다. DIBL은 드레인 전압에 의하여 소스 측 전위장벽이 낮아지는 효과로서 중요한 단채널 효과이다. 이를 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 전위분포에 영향을 미치는 채널도핑농도의 분포함수변화에 대하여 DIBL을 관찰하였다. 채널길이, 채널두께, 상하단 게이트 산화막 두께, 하단 게이트 전압 등을 파라미터로 하여 DIBL을 관찰하였다. 결과적으로 DIBL은 채널도핑 농도분포함수의 변수인 이온주입범위 및 분포편차에 변화를 나타냈다. 특히 두 변수에 대한 DIBL의 변화는 최대채널도핑농도가 $10^{18}/cm^3$ 정도로 고도핑 되었을 경우 더욱 현저히 나타나고 있었다. 채널길이가 감소할수록 그리고 채널두께가 증가할수록 DIBL은 증가하였으며 하단 게이트 전압과 상하단게이트 산화막 두께가 증가할수록 DIBL은 증가하였다.

Abstract AI-Helper 아이콘AI-Helper

This paper analyzes the phenomenon of drain induced barrier lowering(DIBL) for doping profiles in channel of asymmetric double gate(DG) MOSFET. The DIBL, the important short channel effect, is described as lowering of source barrier height by drain voltage. The analytical potential distribution is d...

Keyword

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문제 정의

  • 모바일폰, 테블릿PC, 스마트 워치 등 모바일 기기의 급속한 확산은 기기의 소형화 및 경량화 그리고 박막화를 가속시키고 있다. 대형 모바일 기기 생산업체에서도 기기의 휴대성을 제고하기 위한 노력이 결국 기기의 경쟁력과 관계있다고 판단하고 이에 대한 연구를 진행 중에 있다. 모바일 기기의 경량화는 모바일 기기를 구성하고 있는 부품의 경량화가 필연적이며 부품의 경량화에 일익을 담당하는 것이 부품을 구성하고 있는 트랜지스터의 초소형화가 핵심 연구주제가 되고 있다.
  • 상단과 하단의 게이트 구조를 동일하게 제작하는 대칭형과 달리 비대칭형 DGMOSFET는 상단 및 하단의 게이트 구조를 달리 제작하여 상하단 게이트 산화막 두께 및 게이트 전압을 달리 인가할 수 있어 채널 내 전하를 제어할 수 있는 요소가 증가할 수 있는 장점을 가지고 있다. 본 연구에서는 비대칭 DGMOSFET의 단채널효과 중 드레인유도장벽감소(Drain Induced Barrier Lowering; DIBL) 현상에 대하여 채널크기 및 채널도핑농도 그리고 산화막 두께 변화 등을 파라미터로 분석하고자 한다. 이를 위하여 Ding 등이 사용한 급수형태의 전위분포를 구할 것이다[5].
  • 즉, 드레인 전압이 증가하면 문턱전압이 감소하는 경향을 수치화한 값이 DIBL이다. 본 연구에서는 드레인 전압이 0 V와 1 V일 때의 문턱전압이동값을 계산하여 DIBL값을 분석할 것이다. 특히 가우스분포함수의 변수인 이온주입범위 및 분포편차에 따라 채널크기 및 최대 도핑농도 등을 파라미터로하여 DIBL의 변화를 고찰할 것이다.
  • 이러한 전위분포는 결국 식 (5)의 차단전류에 영향을 미처 문턱전압의 변화를 발생시킬 것이다. 그러므로 본 연구에서는 채널크기, 최대채널 도핑농도, 산화막 두께 및 하단 게이트 전압 등을 파라미터로 하여 이온주입범위 및 분포편차에 따라 DIBL이 어떻게 변화하는지 고찰하고자 한다.
  • 즉, 최대 도핑농도가 하단 게이트에 접근할수록 상단게이트 전압으로 정의된 문턱전압은 큰 영향을 받지 않는 것으로 관찰되었다. 이와 같이 비대칭 DGMOSFET는 상단과 하단의 게이트 전압을 달리 인가할 수 있으므로 하단 게이트 전압의 변화에 따른 DIBL을 관찰하고자 한다.
  • 본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 도핑농도분포에 대한 DIBL에 대하여 분석하였다. 이를 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 전위분포에 영향을 미치는 채널도핑농도의 분포함수로는 가우스분포함수를 사용하였으며 가우스분포함수의 두 변수인 이온주입범위 및 분포편차에 따라 DIBL 현상을 관찰하였다.

가설 설정

  • 전위분포는 상단과 하단의 게이트 산화막 두께에 따라 변화하므로 상하단 게이트 산화막 두께 변화에 따라 DIBL도 변화할 것이다. 그림 5에 상단과 하단의 산화막 두께를 변화시켰을 경우 DIBL의 변화를 도시하였다.
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질의응답

핵심어 질문 논문에서 추출한 답변
다중게이트 MOSFET소자는 어떤 기술인가? 다중게이트 MOSFET소자는 채널 주변에 채널 내 전하흐름을 제어할 수 있는 게이트 단자를 2개 이상 제작하는 기술로서 FinFET[4], 이중게이트(Double Gate; DG) MOSFET 등 다양한 형태로 발전, 개발되고 있다. 그 중에서 DGMOSFET는 구조가 간단하고 이론적 해석이 용이하므로 많은 연구가 진행 중에 있다.
DIBL 현상은 무엇인가? 그러나 Ding 등의 모델과 달리 가우스분포함수를 전하분포로 이용하여 포아송방정식을 풀것이며 가우스 분포함수의 변수인 이온주입범위 및 분포편차에 따라 드레인유도장벽감소를 분석할 것이다. 드레인유도장벽 감소 현상은 단채널일 때 발생하는 현상으로써 채널이 짧기 때문 드레인전압이 소스 측 전위장벽에 영향을 미처 결국 장벽감소 현상을 발생시키며 이는 문턱전압 감소 현상으로 이어지는 현상이다. 즉, 드레인 전압이 증가하면 문턱전압이 감소하는 경향을 수치화한 값이 DIBL이다.
비대칭형 DGMOSFET의 장점은? DGMOSFET는 크게 대칭형과 비대칭형으로 구분할 수 있다. 상단과 하단의 게이트 구조를 동일하게 제작하는 대칭형과 달리 비대칭형 DGMOSFET는 상단 및 하단의 게이트 구조를 달리 제작하여 상하단 게이트 산화막 두께 및 게이트 전압을 달리 인가할 수 있어 채널 내 전하를 제어할 수 있는 요소가 증가할 수 있는 장점을 가지고 있다. 본 연구에서는 비대칭 DGMOSFET의 단채널효과 중 드레인유도장벽감소(Drain Induced Barrier Lowering; DIBL) 현상에 대하여 채널크기 및 채널도핑농도 그리고 산화막 두께 변화 등을 파라미터로 분석하고자 한다.
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참고문헌 (8)

  1. A.Esam, N.Keivan and S.Fazel, " A Novel Design Approach for Multi-input XOR Gate Using Multi-input Majority Function," Arabian J. for Science & Engineering, vol.39, no.11, pp.7923-7932, 2014. 

  2. S.C.Kim, H.K.Lee and J.H.Cho,"Analysis of low-dose radiation shield effectiveness of nulti-gate polymetric sheets," Radiation Effects and Defects in Solids, vol.169, no.9, pp.584-591, 2014. 

  3. J.Conde, I.Mejia, F.S.Aguirre-Tostado, C.Young and M.Quevedo-Lopez, "Design considerations for II-VI multi-gate transistors: the case of cadmium sulfide," Semiconductors Science & Technology, vol.29, no.4, pp.045006-045011, 2014. 

  4. S.Khandelwal, J.P.Duarte, Y.S.Chauhan and C.Hu, "Modeling 20-nm Germanium FinFET With the Industry Standard FinFET Model," IEEE Electron Device letters, vol.35, no.7, pp.711-713, 2014. 

  5. Z.Ding, G.Hu, J.Gu, R.Liu, L.Wang and T.Tang,"An analytical model for channel potential and subthreshold swing of the symmetric and asymmetric double-gate MOSFETs," Microelectronics J., vol.42, pp.515-519, 2011. 

  6. Hakkee Jung, :Analysis for Potential Distribution of Asymmetric Double Gate MOSFET Using Series Function, J. of KIICE, vol.17, no.11, pp.2621-2626. 2013. 

  7. Q.Chen, B.Agrawal and J.D.Meindl,"A Comprehensive Analytical Subthreshold Swing(S) Model for Double-Gate MOSFETs," IEEE Trans. on Electron Devices, vol.49, no.6, pp.1086-1090, 2002. 

  8. H.K.Jung and O.S.Kwon,"Analysis of Channel Dimension Dependent Threshold Voltage for Asymmetric DGMOSFET," 2014 International Conference on Future Information & Communication Engineering, vol.6, no.1, pp.299-302, 2014. 

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