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최신 반도체 공정기술 원문보기

電子工學會誌 = The journal of Korea Institute of Electronics Engineers, v.42 no.1 = no.368, 2015년, pp.91 - 98  

김도영 (울산과학대학교)

초록이 없습니다.

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문제 정의

  • 최근의 스마트폰이나 모바일 컴퓨팅기술의 발전의 근간에는 실리콘 소자 제작기술이 밀접하게 연결되어 있음은 과언이 아니다. 본 투고에서는 최근의 실리콘 공정 제조기술을 몇가지 측면에서 살펴보도록 하겠다.
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질의응답

핵심어 질문 논문에서 추출한 답변
무어의 법칙이란 무엇인가? 반도체 공정기술은 발전은 유명한 무어의 법칙[1]으로 잘 알려져 있다. 1965년 페어차일드(Fairchild)의 연구원이던 고든 무어(Gordon Moore, 1929~)가 마이크로칩의 용량이 매년 2배가 될 것으로 예측하며 만든 법칙이다. 이 법칙은 1975년 24개월로 수정되었고, 그 이후 18개월로 바뀌었다.
3차원 패키징의 대표적인 기술은 무엇인가? 3차원 패키징의 대표적인 기술이 MCP (Multi Chip Package), PoP (Package on Package), TSV (Through Silicon Via, 관통전극 기술)로 알려져 있다. MCP기술은 서로 다른 기능을 가진 2개 이상의 칩을 하나로 합쳐 패키징하는 방식으로, 부품실장 면적을 줄여 공간을 절약할 수 있는 특징이 있으며 PoP기술은 하나의 패키지 위에 다른 기능을 하는 패키지를 적층하는 방식으로, 테스트가 완료된 패키지를 적층함으로써 수율을 높일 수 있는 장점이 있다.
원자층증착법의 장점은? 증착 공정은 단결정 박막을 형성하는 에피택시(epitaxy), 화학 기상증착(CVD), 분자빔에피택시(MBE), 금속유기물화학 기상증착(CVD) 그리고 원자층증착법(ALD)로 다양하게 분류된다. 여기에서 ALD는 미세하고 깊은 trench 내부에 절연층이나 금속을 균일하게 증착할 수 있는 장점 때문에 최근 ALD 장비의 투가가 급격하게 증가하고 있으며 다양한 기술들이 연구, 개발되고 있다.
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참고문헌 (17)

  1. G. E. Moore, Cramming more components onto integrated circuits, Proc. IEEE, 86, 82-85, 1998. 

  2. Wikipedia, http://en.wikipedia.org. 

  3. A. B. Sachid and H. Chenming, Denser and more stable SRAM using FinFETs with multiple fin heights, IEEE Trans. Electron Devices, 59, 2037-2041, 2012. 

  4. C. Yang-Kyu, K. Asano, N. Lindert, V. Subramanian, K. Tsu-Jae, J. Bokor, and H. Chenming, Ultra-thin body SOI MOSFET for deepsub-tenth micron era, Proc. 1999 Int. Electron Devices Meeting Technical Dig., IEDM'99, 919-921, 1999. 

  5. ASML homepage, http://www.asml.com. 

  6. J. Fung Chen, Tom Laidig, Kurt E. Wampler, and Roger Caldwell, Optical proximity correction for intermediate-pitch features using sub-resolution scattering bars, J. Vac. Sci. & Technol. B, 15, 2426-2433, 1997. 

  7. Kelin J. Kuhn, Martin D. Giles, David Becher, Pramod Kolar, Avner Kornfeld, Roza Kotlyar, Sean T. Ma, Atul Maheshwari, and Sivakumar Mudanai, Process Technology Variation, IEEE Trans. on Elec. Dev., 58, 2197-2208, 2011. 

  8. S. Miller, EUVL scanners operational at chipmamers, Semicon West, 2011. 

  9. SK hynix homepage, http://www.skhynix.com. 

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  11. M. Verghese, J. W. Maes, N. Kobayashi, Atomic layer deposition goes mainstream in 22nm logic technologies, Solid State, Technology, 53, 2010. 

  12. Kazuhiko Endo, Yuki Ishikawa, Takashi Matsukawa, Yongxum Liu, Shin-ichi O'uchi, Kunihiro Sakamoto, Junichi Tsukada, Hiromi Yamauchi, Meishoku Masahara, Enhancement of FinFET performance using 25-nm-thin sidewall spacer grown by atomic layer deposition, Sol. State Elec., 74, 13-18, 2012. 

  13. Qi Xie, Shaoren Deng, Marc Schaekers, Dennis Lin, Matty Caymax, Annelies Delabie, Xin-Ping Qu, Yu-Long Jiang, Davy Deduytsche, and Christophe Detavernier, Germanium surface passivation and atomic layer deposition of high-k dielectrics-a tutorial review on Ge-based, MOS capacitors, Semicond. Sci. Technol., 27, 074012, 2012. 

  14. Houssa M, Conard T, Bellenger F, Mavrou G, Panayiotatos Y, Sotiropoulos A, Dimoulas A, Meuris M, Caymax M and Heyns M M, Electrical Properties of Atomic-Beam Deposited $Ge_{1-x}N_x$ / $HfO_2$ Gate Stacks on Ge, J. Electrochem. Soc., 153 G1112, 2006. 

  15. Bai W P, Lu N and Kwong D L, Si interlayer passivation on germanium MOS capacitors with high- ${\kappa}$ dielectric and metal gate IEEE Electron Device, Lett. 26, 378-380, 2005. 

  16. Lee C H, Nishimura T, Nagashio K, Kita K and Toriumi A, High-Electron-Mobility Ge/ $GeO_2$ n-MOSFETs With Two-Step Oxidation, IEEE Trans. Electron Devices 58, 2011. 

  17. Tech design forum, Triple patterning and self-aligned double patterning (SADP), http://www.techdesignforums.com. 

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