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문제 정의
- 본 논문에서는 초고속 데이터 전송을 위한 OFDM 시스템에 적용 가능한 고속 FFT 프로세서를 제안하였다. 제안하는 8-병렬 MDC FFT 프로세서는 256-포인트 FFT 연산에 적용할 수 있다.
- 이에 본 논문에서는 높은 처리율을 만족하는 8-병렬 MDC 파이프라인 구조를 제안하였다. 기존의 처리율이 높은 MDC 구조에 8-병렬 기법을 적용하여 더욱 높은 처리율을 만족하였다.
제안 방법
- 제안하는 FFT 프로세서는 Verilog HDL 언어를 이용하여 하드웨어로 구현하였다. 8-병렬 경로와 MDC 구조를 사용하여 고속 동작이 가능한 구조를 설계하였으며 256-포인트 FFT 연산이 가능한 구조를 설계하였다. 비트길이 길이는 실수부와 허수부를 각각 12비트로 하였다.
- 표에서 N은 -1을 나타낸 것이고 이와 같이 CSD형으로 나타내면 2의 보수형 보다 non-zero 비트의 수가 더 적게 쓰이는 것을 알 수 있다. 덧셈 연산의 수를 더욱 줄이기 위해 CSS 방식을 실수부에 적용하였다. 표 1에서 공통패턴을 먼저 계산하여 연산을 더 줄일 수 있다.
- 또한, radix-26 알고리즘을 사용하여 버터플라이 연산은 radix-2와 같은 구조를 유지하면서 twiddle factor의 곱셈 연산을 크게 줄일 수 있다. 따라서 하드웨어 복잡도를 크게 감소시키면서 기본 구조자체의 처리율이 높고 제어가 간단한 MDC 구조를 채택하였다. MDC 구조와 함께 8개의 병렬 경로를 사용하여 데이터 처리율을 더욱 향상시킬 수 있다.
- 본 검증에서는 256-포인트를 사용하는 논문과의 알고리즘, 처리율, 면적을 비교한다. 표 3은 제안하는 구조의 효과를 검증하기 위해 제안하는 구조와 기존의 FFT 구조 [3], [7], [8]과의 성능 비교표를 나타내었다.
- 또한, 제안하는 구조는 연산과 하드웨어의 최적화를 위해 radix-2n FFT 알고리즘에 기반하고 있다. 스케즐링 기법과 제안하는 교환기 (Commutator)를 적용해 지연 소자와 연산 사이클의 증가 없이 복소 곱셈기 및 연산 복잡도를 감소시키는 구조를 제안한다.
- Twiddle factor -j 는 실수 부분과 허수 부분의 데이터를 바꾸고 허수 부분에 2의 보수형을 통해 연산이 가능하다. 스테이지 6에서 연산되는 복소 곱셈기는 제안하는 교환기를 적용하여 그 수를 줄였다.
- 절에서는 제안하는 알고리즘에 기반 하여 새로운 256-포인트 8-병렬 파이프라인 MDC FFT 프로세서를 제안한다. 본 구조는 8-병렬 구조를 적용함으로서 높은 데이터 처리율을 만족하였다.
- 제안하는 FFT 프로세서는 Verilog HDL 언어를 이용하여 하드웨어로 구현하였다. 8-병렬 경로와 MDC 구조를 사용하여 고속 동작이 가능한 구조를 설계하였으며 256-포인트 FFT 연산이 가능한 구조를 설계하였다.
- 스테이지 6과 스테이지 7 사이에서 사용하여 데이터를 재정렬함으로서 복소 곱셈기 수를 감소시킨다. 제안하는 교환기는 4-to-1 멀티플렉서, 컨트롤 신호, 입력 지연 버퍼와 출력 지연 버퍼로 구성된다. 그림 2와 같이 각각의 클럭마다 멀티플렉서는 컨트롤 신호에 따라서 4개의 입력 중 하나의 신호를 선택하여 출력 신호를 보내주게 된다.
- 전체 8개의 병렬 경로를 사용하여 연속적으로 시퀀스를 연산함으로서 높은 처리율을 만족한다. 제안하는 구조는 복소 덧셈기, 지연 소자, 교환기, 복소 곱셈기, 상수 곱셈기로 구성된다. 제안하는 구조는 연산 구조의 효율을 높이기 위해 Module-1에서는 radix-26 알고리즘을 Module-2에서는 radix-22 알고리즘을 사용한다.
- 제안하는 구조는 연산 구조의 효율을 높이기 위해 Module-1에서는 radix-26 알고리즘을 Module-2에서는 radix-22 알고리즘을 사용한다. 제안하는 구조는 스테이지 6 연산 후 새로운 교환기 (Commutator)를 구성하여 데이터 재구성을 통해 복소 곱셈기 수를 감소시킬 수 있다.
- 제안하는 상수 곱셈기 구조는 CSD(Canonical Signed Digit) 와 CSS (Common Sub-expression Sharing) 방법을 사용하여 효율적으로 복소 booth 곱셈기를 대체할 수 있다. CSD 방식은 곱셈 연산을 덧셈연산과 시프터를 이용하여 구현하는 방법으로서 공통패턴을 정의하여 서로 공유하는 방식이다.
- 하드웨어 크기를 감소시키기 위해서 상수 곱셈기와 교환기의 새로운 구조를 제안하고 새로운 스케즐링 기법을 적용하였다. 제안하는 새로운 구조를 적용해 지연 소자와 연산 사이클의 증가 없이 복소 곱셈기 및 연산 복잡도를 감소시키는 구조를 제안한다.
- 하드웨어 복잡도를 감소시키기 위해서 스테이지 3에서 필요한 twiddle factor W64 상수 곱셈기를 제안하였다. 그림 3은 멀티플렉서, 덧셈기, 시프터 그리고 Mapping block으로 구성된 제안하는 상수 곱셈기 구조를 설명하고 있다.
- 하나의 radix-26 알고리즘과 radix-22 알고리즘을 사용하여 스테이지 8개로 구성된다. 하드웨어 크기를 감소시키기 위해서 상수 곱셈기와 교환기의 새로운 구조를 제안하고 새로운 스케즐링 기법을 적용하였다. 제안하는 새로운 구조를 적용해 지연 소자와 연산 사이클의 증가 없이 복소 곱셈기 및 연산 복잡도를 감소시키는 구조를 제안한다.
대상 데이터
- 설계한 FFT 프로세서는 Verilog HDL로 모델링하여 Synopsys Design Compiler를 통해 IBM 90nm 공정으로 합성하였으며 동작속도가 338MHz로 256-포인트 연산을 29.88ns에 처리 가능한 구조이다. 제안한 고속 FFT 프로세서는 802.
데이터처리
- 하드웨어 복잡도 감소를 확인하기 위해서 제안한 구조를 Synopsys Design Compiler의 합성을 통해 비교를 하였다. 기존 복소 booth 곱셈기는 60,095μm2의 하드웨어 크기를 갖는 반면, 제안하는 상수 곱셈기는 38,151μm2의 하드웨어 복잡도를 가지게 되어 약 35%의 하드웨어 감소를 보인다.
이론/모형
- 기존의 처리율이 높은 MDC 구조에 8-병렬 기법을 적용하여 더욱 높은 처리율을 만족하였다. 또한, 제안하는 구조는 연산과 하드웨어의 최적화를 위해 radix-2n FFT 알고리즘에 기반하고 있다. 스케즐링 기법과 제안하는 교환기 (Commutator)를 적용해 지연 소자와 연산 사이클의 증가 없이 복소 곱셈기 및 연산 복잡도를 감소시키는 구조를 제안한다.
- 제안하는 구조는 복소 덧셈기, 지연 소자, 교환기, 복소 곱셈기, 상수 곱셈기로 구성된다. 제안하는 구조는 연산 구조의 효율을 높이기 위해 Module-1에서는 radix-26 알고리즘을 Module-2에서는 radix-22 알고리즘을 사용한다. 제안하는 구조는 스테이지 6 연산 후 새로운 교환기 (Commutator)를 구성하여 데이터 재구성을 통해 복소 곱셈기 수를 감소시킬 수 있다.
성능/효과
- 자세하게 각각의 논문과 비교하면 다음과 같다. [3]논문은 높은 비트길이를 가져 SQNR은 높지만, 제안하는 논문은 처리율이 높으면서 일반화한 면적이 약 41%만을 가진다. 512-포인트를 목표로 하는 [7]번 논문과 비교한다며 같은 8-병렬 MDC 구조를 제안하고 있기때문에 비슷한 처리율을 같지만, 일반화한 구조에서 약 21%만의 하드웨어 면적을 보이게 된다.
- 비트길이 길이는 실수부와 허수부를 각각 12비트로 하였다. 같은 입력에 대한 제안한 프로세서의 시뮬레이션 결과와 MATLAB 결과를 비교하면서 동작 검증을 하였고 SQNR(Signal to Quantization Noise Ratio)은 38dB의 성능을 보였다.
- 기존 복소 booth 곱셈기는 60,095μm2의 하드웨어 크기를 갖는 반면, 제안하는 상수 곱셈기는 38,151μm2의 하드웨어 복잡도를 가지게 되어 약 35%의 하드웨어 감소를 보인다. 결과적으로, 제안하는 상수 곱셈기는 최적화된 CSD와 CSS 방법을 사용하여 시프터와 덧셈 연산만을 사용하게 되고 이는 하드웨어 복잡도 감소를 가진다.
- 기존 복소 booth 곱셈기는 60,095μm2의 하드웨어 크기를 갖는 반면, 제안하는 상수 곱셈기는 38,151μm2의 하드웨어 복잡도를 가지게 되어 약 35%의 하드웨어 감소를 보인다.
- 이에 본 논문에서는 높은 처리율을 만족하는 8-병렬 MDC 파이프라인 구조를 제안하였다. 기존의 처리율이 높은 MDC 구조에 8-병렬 기법을 적용하여 더욱 높은 처리율을 만족하였다. 또한, 제안하는 구조는 연산과 하드웨어의 최적화를 위해 radix-2n FFT 알고리즘에 기반하고 있다.
- 본 구조는 8-병렬 구조를 적용함으로서 높은 데이터 처리율을 만족하였다. 또한, radix-26 알고리즘을 사용하여 버터플라이 연산은 radix-2와 같은 구조를 유지하면서 twiddle factor의 곱셈 연산을 크게 줄일 수 있다. 따라서 하드웨어 복잡도를 크게 감소시키면서 기본 구조자체의 처리율이 높고 제어가 간단한 MDC 구조를 채택하였다.
- 절에서는 제안하는 알고리즘에 기반 하여 새로운 256-포인트 8-병렬 파이프라인 MDC FFT 프로세서를 제안한다. 본 구조는 8-병렬 구조를 적용함으로서 높은 데이터 처리율을 만족하였다. 또한, radix-26 알고리즘을 사용하여 버터플라이 연산은 radix-2와 같은 구조를 유지하면서 twiddle factor의 곱셈 연산을 크게 줄일 수 있다.
- 표 3은 제안하는 구조의 효과를 검증하기 위해 제안하는 구조와 기존의 FFT 구조 [3], [7], [8]과의 성능 비교표를 나타내었다. 제안한 구조는 338 MHz의 주파수에서 2.7 GSample/s의 처리율을 만족한다. 이 처리율을 다른 논문 [3], [7], [8]과 비교하여 볼 때 가장 높다.
후속연구
- 88ns에 처리 가능한 구조이다. 제안한 고속 FFT 프로세서는 802.11.a, UWB, WiMAX 등과 같은 OFDM 변복조 방식의 통신 시스템 개발에 활용될 수 있다.
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