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문제 정의
- 본 논문의 구성은, Ⅱ장의 적용 PLL과 보드 및 시험 환경에서 연구에 사용된 PLL에 대한 소개와 내성 시험 방법에 대해 설명하였다. Ⅲ장의 측정 명명 및 시험 조건에서는 다양한 조건의 PDN에 대한 설명과 측정 진행 과정에 대해 설명하였다.
- 이 논문에서는 EMS에 특히 민감한 PLL을 사용하여 정전압 모듈 상에서 부품 배치에 따른 동작 특성과 전자기 특성을 분석하였다. 이를 위해 여러 용량의 커패시터와 LDO를 장착한 보드를 설계하여 단일 모듈로 제작하였으며, PCB 상의 PDN 에 따른 PLL 출력 변화를 평가하였다.
제안 방법
- PCB 회로 정보, 주입 전력 및 반사전력 측정, 1-포트 S파라미터 측정 등 외부 측정에 기초하여 PDN에 따른 IC의 내성 특성을 분석하였다. 그림 2는 PLL 회로도 및 레이아웃 그림과 내성 시험에서 사용되는 continuous wave (CW)와 amplitude modulation (AM) 두 가지 종류의 노이즈 인가 파워를 보여준다.
- PLL의 내성시험을 통한 PCB의 PDN 평가를 위해 모델을 만들고 시뮬레이션을 수행한 후 검증을 위한 측정을 진행하였다. 검증에 앞서 VNA로 S11을 측정한 결과 시뮬레이션과 유사하였으며, DPI 테스트를 진행하며 입력전력을 측정한 결과와도 거의 일치 하였다.
- 그림 1은 전자기 방사 및 내성 시험에 사용된 PLL 및 제작된 시험용 보드를 보여준다. PLL의 전원 배선 측면에서 제작된 모듈에 대해 LDO를 사용한 전원 공급 경우, 바이어스 티를 통한 외부 전원 직접 공급 경우의 두 가지 전원구성으로 내성 시험을 수행하였다. 또한 각 경우마다 PLL의 VDD 또는 LDO 출력에 다양한 커패시터들을 삽입하여, 다양한 PDN을 구성하였다.
- 42dB 차이가 났다. 고주파 노이즈 차폐를 위해 패턴 B와 같이 PLL VDD 핀 쪽에 47pF 커패시터를 장착해 보았다. 그림 12(b)를 보면 280MHz 대역에서 전압, 전류 피크가 더 높게 발생했으며 해당 PDN 구조에서 47pF 커패시터가 280MHz 노이즈 차폐에 오히려 좋지 않으며, 반면 730MHz 대역의 노이즈 내성을 향상시킬 것임을 예측해 볼 수 있다.
- 그리고 검증된 모델을 사용해 SMA 커넥터로 공급된 일정 크기의 잡음이 초래하는 칩 VDD 전압 레벨차이(ΔVDD) 및 칩으로의 유입전류량 시뮬레이션을 하였다.
- PLL의 전원 배선 측면에서 제작된 모듈에 대해 LDO를 사용한 전원 공급 경우, 바이어스 티를 통한 외부 전원 직접 공급 경우의 두 가지 전원구성으로 내성 시험을 수행하였다. 또한 각 경우마다 PLL의 VDD 또는 LDO 출력에 다양한 커패시터들을 삽입하여, 다양한 PDN을 구성하였다. 표 1은 LDO 유무와 커패시터 크기 및 종류 유무에 따라 적용된 측정 조건을 보여주며, 표의 CW와 AM은 그림 2에 표시된 DPI 인가 방법을 설명한다.
- 그림 1의 제작된 PLL 보드는 4층 구조로 설계되었으며, PLL 앞단의 CPDN과 LDO 부하쪽의 CLDO 두 가지 커패시터 값에 따라 다양한 PDN을 구성하였다. 또한 제작된 PLL의 Non SSCG 동작 상태에서 내성 시험을 진행하였다[5].
- 본 장비 시스템에서는 전력 측정기 전단까지의 노이즈 주입 경로를 고려해 RF 파워 공급기에서 발생되는 전력과 DUT로 전달되는 실제 인가 전력간의 차이를 보정한다. 그림 4(a)는 주파수가 증가함에 따라 삽입 손실이 커짐을 보여준다.
- 이 논문에서는 EMS에 특히 민감한 PLL을 사용하여 정전압 모듈 상에서 부품 배치에 따른 동작 특성과 전자기 특성을 분석하였다. 이를 위해 여러 용량의 커패시터와 LDO를 장착한 보드를 설계하여 단일 모듈로 제작하였으며, PCB 상의 PDN 에 따른 PLL 출력 변화를 평가하였다. 평가방법으로는 IEC 61967-2 TEM CELL 및 IEC 62132-4 Direct Power Injection 시험과 오동작 시의 TEM CELL 시험을 병행하였다[3∼6].
- 전주파수 대역에 대해 일정한 파워를 공급할 때, 주파수에 따른 칩 VDD로 인가되는 전압 및 유입전류량을 F패턴 모델을 이용해 시뮬레이션 하였다. 그림 11(a)는 노이즈 전달로 인해 칩 VDD 핀에 인가된 전압, 그림 11(b)는 유입전류 시뮬레이션 결과를 보여주고 있다.
- 그림 5는 제작된 PLL 보드의 DPI 내성 실험을 위한 모듈 및 측정 환경에 대한 블록 모델을 보여주고 있다. 정확한 측정 및 분석을 위해 DUT 내부 PDN 구조와 SMA 커넥터 및 외부 장비, 측정 케이블, 바이어스 티 등 모든 노이즈 전달 경로를 모델링하였다.
- 주 컨트롤 PC에서 DPI 내성 시험 전반을 계획하며, 보조 PC에서는 PLL의 동작을 모니터링 하고 오동작 시 TEM CELL 측정 및 기록을 병행한 후 주 컨트롤 PC에 오동작 결과를 전달한다. 주 컨트롤 PC 상에 작성된 주파수, 파워 리스트에 따라 측정을 진행하며, 오동작 시에는 TEM CELL 측정 이후 다음 주파수 스텝부터 계속 측정한다. 측정 스텝마다 그림 9와 같이 주입 파워, 오실로스코프 측정결과, 오동작 판명 결과 정보를 포함하는 데이터가 자동으로 주 컨트롤 PC에 저장되며, TEM CELL 결과는 보조 PC에 저장이 된다.
- 그림 8은 DPI 내성 시험의 측정 절차에 대한 플로어 도표를 보여준다. 주 컨트롤 PC에서 DPI 내성 시험 전반을 계획하며, 보조 PC에서는 PLL의 동작을 모니터링 하고 오동작 시 TEM CELL 측정 및 기록을 병행한 후 주 컨트롤 PC에 오동작 결과를 전달한다. 주 컨트롤 PC 상에 작성된 주파수, 파워 리스트에 따라 측정을 진행하며, 오동작 시에는 TEM CELL 측정 이후 다음 주파수 스텝부터 계속 측정한다.
- 마지막으로 Ⅳ장에서 시뮬레이션 및 측정결과를 비교 분석하였다. 특히 다양한 PCB의 PDN 조건에서 오동작 시뮬레이션 결과와 측정 결과를 비교하고, 이때의 방사 스펙트럼을 TEM CELL을 통해 측정하였다.
- 평가방법으로는 IEC 61967-2 TEM CELL 및 IEC 62132-4 Direct Power Injection 시험과 오동작 시의 TEM CELL 시험을 병행하였다[3∼6].
대상 데이터
- 표 1은 LDO 유무와 커패시터 크기 및 종류 유무에 따라 적용된 측정 조건을 보여주며, 표의 CW와 AM은 그림 2에 표시된 DPI 인가 방법을 설명한다. 그림 1의 제작된 PLL 보드는 4층 구조로 설계되었으며, PLL 앞단의 CPDN과 LDO 부하쪽의 CLDO 두 가지 커패시터 값에 따라 다양한 PDN을 구성하였다. 또한 제작된 PLL의 Non SSCG 동작 상태에서 내성 시험을 진행하였다[5].
- 전체 측정 환경 구성도는 그림 3과 같으며, 측정 방법에 대한 자세한 내용은 3장에서 다룬다. 측정 시스템은 크게 RF 파워 발생부, RF 파워 전달부, 노이즈 레벨 및 오동작 검출부, 그리고 측정 대상인 DUT로 구성된다. 이에 따라 내성 시험을 위한 측정 환경을 크게 4가지 파트로 구성하였다.
데이터처리
- Ⅲ장의 측정 명명 및 시험 조건에서는 다양한 조건의 PDN에 대한 설명과 측정 진행 과정에 대해 설명하였다. 마지막으로 Ⅳ장에서 시뮬레이션 및 측정결과를 비교 분석하였다. 특히 다양한 PCB의 PDN 조건에서 오동작 시뮬레이션 결과와 측정 결과를 비교하고, 이때의 방사 스펙트럼을 TEM CELL을 통해 측정하였다.
성능/효과
- 그림 11(a)는 노이즈 전달로 인해 칩 VDD 핀에 인가된 전압, 그림 11(b)는 유입전류 시뮬레이션 결과를 보여주고 있다. 그림 11(a)의 칩 VDD 전압 시뮬레이션 결과를 보면 280MHz와 730MHz에서 전압 피크가 발생한다. 또한 그림 11(b)를 보면 동일하게 전류 피크가 발생했으므로 280MHz와 730MHz 대역의 노이즈가 칩에 직접적인 영향을 미침을 알 수 있다.
- PLL의 내성시험을 통한 PCB의 PDN 평가를 위해 모델을 만들고 시뮬레이션을 수행한 후 검증을 위한 측정을 진행하였다. 검증에 앞서 VNA로 S11을 측정한 결과 시뮬레이션과 유사하였으며, DPI 테스트를 진행하며 입력전력을 측정한 결과와도 거의 일치 하였다. 모델 시뮬레이션 결과로 정확한 오동작 레벨을 예측할 순 없었지만 대체적인 오동작 경향을 파악할 수 있었으며, 칩 VDD, 칩으로 유기되는 전류 시뮬레이션을 통해 PLL VDD와 LDO 부하의 커패시터 유무와 그 값에 따른 오동작 경향의 변화를 예측할 수 있었다.
- 그림 13은 CW 방식의 노이즈 소스를 사용한 DPI 내성 시험 결과이다. 대체적으로 저주파 대역에서는 주파수가 증가함에 따라 더 높은 파워 레벨에서 오동작이 발생하였으며, 패턴 A, B의 경우 F 보다 약 10dB 정도 내성이 높았다. 280MHz 근처에서 47pF의 커패시터가 장착된 패턴 B의 경우 A보다 6dB 더 낮은 파워에서 오동작이 발생함을 확인할 수 있다.
- 주파수 응답 특성 경향을 보면 패턴 A, B가 100MHz 이하에서 칩에 전달되는 파워가 패턴 F에 비해 현저히 낮다. 따라서 오동작이 발생하는데 필요한 파워가 더 높음을 예상할 수 있으며, 시뮬레이션 상에서 최대 5.42dB 차이가 났다. 고주파 노이즈 차폐를 위해 패턴 B와 같이 PLL VDD 핀 쪽에 47pF 커패시터를 장착해 보았다.
- 모델 시뮬레이션 결과로 정확한 오동작 레벨을 예측할 순 없었지만 대체적인 오동작 경향을 파악할 수 있었으며, 칩 VDD, 칩으로 유기되는 전류 시뮬레이션을 통해 PLL VDD와 LDO 부하의 커패시터 유무와 그 값에 따른 오동작 경향의 변화를 예측할 수 있었다. 또한 DPI 시험과 병행된 TEM CELL EMI 시험을 통해 280MHz대역을 민감한 대역으로 인지하고, 적절하지 않은 값의 고주파 감결합 커패시터를 추가하는 경우에는 오히려 내성을 약화시킬 수 있음을 확인하였다.
- 검증에 앞서 VNA로 S11을 측정한 결과 시뮬레이션과 유사하였으며, DPI 테스트를 진행하며 입력전력을 측정한 결과와도 거의 일치 하였다. 모델 시뮬레이션 결과로 정확한 오동작 레벨을 예측할 순 없었지만 대체적인 오동작 경향을 파악할 수 있었으며, 칩 VDD, 칩으로 유기되는 전류 시뮬레이션을 통해 PLL VDD와 LDO 부하의 커패시터 유무와 그 값에 따른 오동작 경향의 변화를 예측할 수 있었다. 또한 DPI 시험과 병행된 TEM CELL EMI 시험을 통해 280MHz대역을 민감한 대역으로 인지하고, 적절하지 않은 값의 고주파 감결합 커패시터를 추가하는 경우에는 오히려 내성을 약화시킬 수 있음을 확인하였다.
- 본 실험에서는 구현된 측정 환경에서 최대 0.1Hz∼1GHz 범위 내에서40dBm 까지 DPI 시험이 가능하며, 오실로스코프로 측정한 PLL 주기가 5% 이상 흔들리면 오동작로 판정하였다.
- 이는 동일 전력 가정 시 AM의 피크 전력이 약 5dB 정도 높기 때문이다. 전체적으로 5dB 정도 낮은 레벨에서 오동작이 발생 외에 CW 방식과 AM 방식은 주파수상에서는 별 다른 차이가 측정되지는 않았다. 이는 PLL이 선형시스템 특성을 가지고 있어 주파수간의 간섭 변조 주파수 보다는 오동작을 발생시키는 가장 중요한 일차 요소는 파워크기에 의한 것임을 보여준다.
- 그림 16을 보면 시뮬레이션 및 DPI의 EMS 측정에서 보이는 것처럼 LDO를 사용하는 패턴 A, B의 경우 280MHz 대역의 노이즈에 의해 오동작이 난 경우 동작 주파수인 100MHz 신호가 완전히 사라짐을 볼 수 있다. 제작된 PLL을 LDO로 전원을 공급하는 시스템에서 사용할 경우 280MHz 대역이 가장 치명적인 주파수 대역임을 알 수 있다.
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