[논문]Logic eFuse OTP 메모리 IP 설계

임영욱; 하판봉; 김영희

doi:10.6109/jkiice.2016.20.2.317

Logic eFuse OTP 메모리 IP 설계
Design of a Logic eFuse OTP Memory IP 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.20 no.2, 2016년, pp.317 - 326

임영욱 (Department of Electronic Engineering, Changwon National University) , 하판봉 (Department of Electronic Engineering, Changwon National University) , 김영희 (Department of Electronic Engineering, Changwon National University)

초록
AI-Helper

본 논문에서는 OTP (One-Time Programmable) IP (Intellectual Property)의 개발비용을 절감하고 개발 기간을 단축하기 위해 로직 트랜지스터만 이용한 로직 eFuse (electrical Fuse) OTP IP를 설계하였다. 웨이퍼 테스트 시 테스트 장비에서 FSOURCE 패드를 통해 VDD (=1.5V)보다 높은 2.4V의 외부 프로그램 전압을 eFuse OTP IP에만 공급하므로 eFuse OTP 이외의 다른 IP에는 소자의 신뢰성에 영향을 미치지 않으면서 eFuse OTP cell의 eFuse 링크에 높은 전압을 인가하도록 하였다. 한편 본 논문에서는 128행 ${\times}$ 8열의 2D (Dimensional) 메모리 어레이에 직접 FSOURCE 전압을 인가하여 eFuse에 인가되는 프로그램 파워를 증가시키면서 디코딩 로직 회로를 저면적으로 구현한 eFuse OTP 셀을 제안하였다. 동부하이텍 $0.11{\mu}m$ CIS 공정을 이용하여 설계된 1Kb eFuse OTP 메모리 IP의 레이아웃 면적은 $295.595{\mu}m{\times}455.873{\mu}m$ ($=0.134mm^2$)이다.

Abstract ▼ AI-Helper

In this paper, a logic eFuse (electrical Fuse) OTP (One-Time Programmable) memory IP (Intellectual Property) using only logic transistors to reduce the development cost and period of OTP memory IPs is designed. To secure the reliability of other IPs than the OTP memory IP, a higher voltage of 2,4V than VDD (=1.5V) is supplied to only eFuse links of eFuse OTP memory cells directly through an external pad FSOURCE coming from test equipment in testing wafers. Also, an eFuse OTP memory cell of which power is supplied through FSOURCE and hence the program power is increased in a two-dimensional memory array of 128 rows by 8 columns being also able to make the decoding logic implemented in small area. The layout size of the designed 1kb eFuse OTP memory IP with the Dongbu HiTek's 110nm CIS process is $295.595{\mu}m{\times}455.873{\mu}m$ ($=0.134mm^2$).

주제어

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 OTP IP의 개발비용을 절감하고 개발 기간을 단축하기 위해 로직 트랜지스터만 이용한 로직 eFuse OTP IP를 설계하였다. 그런데 로직 트랜지스터를 사용하는 로직 eFuse OTP IP는 low-VDD를 사용하므로 eFuse 양단에 고전압을 인가하기 어렵다.
본 논문에서는 OTP IP의 개발비용을 절감하고 개발 기간을 단축하기 위해 로직 트랜지스터만 이용한 로직 eFuse OTP 셀을 제안하였고 제안된 셀을 사용하여 eFuse OTP IP를 설계하였다. 로직 eFuse OTP IP는 low-VDD를 사용하므로 eFuse 양단에 고전압을 인가하기 어렵다.

제안 방법

FSOURCE 전압은 프로그램 모드 시 테스트 장비를 통해 2.4V의 외부 프로그램 전압이 인가되는 반면, 나머지 모드에서는 테스트 장비의 스위치가 OFF된 상태에서 그림 12의 GND 클램핑 회로를 사용하여 0V 전압으로 바이어싱 하도록 설계하였다. GND 클램핑 회로의 동작은 VDD 전원이 OFF된 상태에서 FSOURCE 노드의 전압은 방전에 의해 0V를 유지한다.
그래서 본 논문에서 제안하는 eFuse 셀은 128행 × 8열의 2D (Dimensional) 메모리 어레이에 직접 FSOURCE 전압을 인가하여 eFuse에 인가되는 프로그램 파워를 증가시키면서 디코딩 로직 회로를 저면적으로 구현한 eFuse OTP 셀을 제안하였다.
로직 eFuse OTP IP는 low-VDD를 사용하므로 eFuse 양단에 고전압을 인가하기 어렵다. 그래서 본 논문에서는 웨이퍼 테스트 시 테스트 장비에서 FSOURCE pad를 통해 VDD (=1.5V)보다 높은 2.4V의 외부 프로그램 전압을 eFuse OTP IP에만 공급하므로 eFuse OTP 이외의 다른 IP에는 소자의 신뢰성에 영향을 미치지 않으면서 eFuse OTP 셀의 eFuse 링크에 높은 전압을 인가하도록 하였다. 한편 128행 × 8열의 메모리 어레이에 있는 1Kb의 셀 중 한 비트 씩 프로그램하기 위해서는 행 디코딩과 열 디코딩에 의해 한 비트를 선택해야 한다.
그런데 로직 트랜지스터를 사용하는 로직 eFuse OTP IP는 low-VDD를 사용하므로 eFuse 양단에 고전압을 인가하기 어렵다. 그래서 본 논문에서는 웨이퍼 테스트 시 테스트 장비에서 FSOURCE 패드 (pad)를 통해 VDD (=1.5V)보다 높은 2.4V의 외부 프로그램 전압을 eFuse OTP IP에만 공급하므로 eFuse OTP 이외의 다른 IP에는 소자의 신뢰성에 영향을 미치지 않으면서 eFuse OTP cell의 eFuse 링크에 높은 전압을 인가하도록 하였다. 한편 128행 × 8열의 메모리 어레이에 있는 1Kb의 셀 (cell) 중 한 비트씩 프로그램하기 위해서는 행 디코딩 (row decoding)과 열 디코딩 (column decoding)에 의해 한 비트를 선택해야 한다.
그런데 로직 트랜지스터를 사용하는 로직 eFuse OTP IP는 low-VDD를 사용하므로 eFuse 양단에 고전압을 인가하기 어렵다. 그래서 본 논문에서는 웨이퍼 테스트 시 테스트 장비에서 FSOURCE 패드를 통해 VDD (=1.5V)보다 높은 2.4V 의 외부 프로그램 전압을 eFuse OTP IP에만 공급하므로 eFuse OTP 이외의 다른 IP에는 소자의 신뢰성에 영향을 미치지 않으면서 eFuse OTP 셀의 eFuse 링크에 높은 전압을 인가하도록 하였다. 한편 128행 × 8열의 메모리 어레이에 있는 1Kb의 셀 중 한 비트 씩 프로그램하기 위해서는 행 디코딩과 열 디코딩에 의해 한 비트를 선택해야 한다.
본 논문에서 설계된 1Kb eFuse OTP 메모리 IP의 블록 다이어그램은 그림 8에서 보는 바와 같이 128 행 × 8열의 셀 어레이, WL 구동회로, PD 선택 회로와 데이터를 읽어내기 위한 BL S/A (Bit-Line Sense Amplifier)회로, 제어신호 (RD, PGM, TM_EN)에 따라 프로그램 모드와 읽기 모드에 적합한 내부 제어 신호를 공급하는 제어 로직으로 구성되어 있다.
OTP 메모리 IP는 안티퓨즈 (Anti-Fuse) OTP와 eFuse (Electrical Fuse) OTP 메모리가 있다. 안티퓨즈 OTP 셀은 얇은 게이트 산화막을 갖는 MOS 트랜지스터에 고전압을 인가하여 게이트 산화막을 파괴시키므로 데이터를 프로그램 한다[4]. 그런데 안티퓨즈 OTP 메모리 IP는 응용분야에 따라 3.
한편 128행 × 8열의 메모리 어레이에 있는 1Kb의 셀 중 한 비트 씩 프로그램하기 위해서는 행 디코딩과 열 디코딩에 의해 한 비트를 선택해야 한다. 한 열에 연결된 모든 eFuse 셀에 FSOURCE를 직접 연결하기 위해서는 하나의 프로그램 트랜지스터에 하나의 기억소자인 eFuse 링크만 있는 기존의 단위 셀 회로에 한 셀만 선택해주는 디코딩 로직을 추가하였다. 동부하이텍 0.

대상 데이터

1Kb eFuse OTP 코어회로에 사용된 BL S/A 회로는 BL과 VREF의 차동 입력 전압을 센싱하여 래치하는 S/A 기반 D F/F 회로를 사용하였다. 설계된 BL S/A는 negative edge triggered D F/F으로 SAENb가 high인 구간 동안 그림 11의 N1과 N2 노드는 0V로 리셋 (reset)되며, 이 조건에서 NOR-type SR 래치 회로는 이전 상태의 데이터를 래치한다.
설계된 1Kb eFuse OTP에서 프로그램된 eFuse 링크의 센싱 저항에 대한 모의실험 결과는 표 6에서 보는 바와 같다. eFuse OTP의 program-verify-read 모드와 read 모드에서 프로그램된 eFuse 센싱 저항은 각각 28.2kΩ 과 12.9kΩ으로 모의실험 되었다.
그리고 eFuse OTP 메모리의 프로그램 비트와 읽기 비트는 각각 1비트와 8비트 씩 수행된다. 설계에 사용된 소자는 1.5V의 로직 트랜지스터만 사용하였다.

질의응답

핵심어	질문	논문에서 추출한 답변
	로직 트랜지스터만으로 로직 OTP 설계를 할 수 없는 이유는 무엇인가?	안티퓨즈 OTP 셀은 얇은 게이트 산화막을 갖는 MOS 트랜지스터에 고전압을 인가하여 게이트 산화막을 파괴시키므로 데이터를 프로그램 한다[4]. 그런데 안티퓨즈 OTP 메모리 IP는 응용분야에 따라 3.3V, 5V, 5.5V, 6V 등의 다양한 MV (Medium Voltage) 트랜지스터를 필요로 하므로 로직 트랜지스터만 이용한 로직 OTP 설계가 불가능하다. 반면 eFuse OTP 셀은 폴리실리콘 게이트에 10mA~30mA 정도의 과전류를 흘려 eFuse를 선택적으로 blowing한다[5].
	low-VDD를 사용하는 로직 eFuse OTP IP는 eFuse 양단에 고전압을 인가하기 어려운데 이를 해결하기 위해 사용한 방법은 무엇인가?	로직 eFuse OTP IP는 low-VDD를 사용하므로 eFuse 양단에 고전압을 인가하기 어렵다. 그래서 본 논문에서는 웨이퍼 테스트 시 테스트 장비에서 FSOURCE pad를 통해 VDD (=1.5V)보다 높은 2.4V의 외부 프로그램 전압을 eFuse OTP IP에만 공급하므로 eFuse OTP 이외의 다른 IP에는 소자의 신뢰성에 영향을 미치지 않으면서 eFuse OTP 셀의 eFuse 링크에 높은 전압을 인가하도록 하였다. 한편 128행 × 8열의 메모리 어레이에 있는 1Kb의 셀 중 한 비트 씩 프로그램하기 위해서는 행 디코딩과 열 디코딩에 의해 한 비트를 선택해야 한다.
	듀얼 포트 eFuse OTP 셀은 무엇으로 구성되어 있는가?	이중 하나는 22nm CMOS 공정에서 프로그램 트랜지스터로 PMOS 트랜지스터를 사용한 싱글 포트 eFuse OTP 셀이고[8], 다른 하나는 45nm SOI CMOS 공정에서 프로그램 트랜지스터로 NMOS 트랜지스터를 사용한 싱글 포트 eFuse OTP 셀이다[9]. 반면 듀얼 포트 eFuse OTP 셀은 읽기 포트와 프로그램 포트가 분리된 형태로 큰 프로그램 전류를 흘릴 수 있는 큰 채널 폭의 NMOS 트랜지스터와 읽기 전류 (read current)를 줄일 수 있는 읽기 모드용 작은 채널 폭의 read NMOS 트랜지스터로 구성되어 있다. Read NMOS 트랜지스터의 채널 폭을 작게 하는 이유는 프로그램 되지 않은 eFuse 셀을 읽어낼 때 전류밀도가 큰 전류가 eFuse 링크에 흐르면서 EM (Electro-Migration) 현상에 의해 blowing되는 문제를 해결하기 위한 것이다[11].

참고문헌 (12)

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G. Uhlmann, T. Aipperspach, T. Kirihata, Chandrasekharan, Kothandaraman, Y. Z. Li, C. Paone, B. Reed, N. Robson, J. Safran, D. Schmitt, and S. Iyer, "A Commercial Field-Programmable Dense eFUSE Array Memory with 99.999% Sense Yield for 45nm SOI CMOS," Digest of Technical Papers, IEEE International Solid-State Circuits Conference, pp. 406-407, Feb. 2008.
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J. H. Kim, D. H. Kim, L. Y. Jin, P. B. Ha, and Y. H. Kim, "Design of 1-Kb eFuse OTP Memory IP with Reliability Considered," Journal of Semiconductor Technology and Science, vol. 11, no. 2, pp. 88-94, June 2011.

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J. H. Jang, L. Y. Jin, H. G, Jeon, K. I. Kim, P. B. Ha, and Y. H. Kim, "Design of an 8-bit Differential Paired eFuse OTP Memory IP Reducing Sensing Resistance," J. Cent. South Univ.,vol. 19, no. 1, pp. 168-173, Jan. 2012.

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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