[논문]차세대 CPU를 위한 캐시 메모리 시스템 설계

조옥래; 이정훈

doi:10.14372/iemek.2016.11.6.353

차세대 CPU를 위한 캐시 메모리 시스템 설계
Design of Cache Memory System for Next Generation CPU 원문보기

대한임베디드공학회논문지 = IEMEK Journal of embedded systems and applications, v.11 no.6, 2016년, pp.353 - 359

조옥래 (GyeongSang National University) , 이정훈 (GyeongSang National University (ERI))

Abstract ▼ AI-Helper

In this paper, we propose a high performance L1 cache structure for the high clock CPU. The proposed cache memory consists of three parts, i.e., a direct-mapped cache to support fast access time, a two-way set associative buffer to reduce miss ratio, and a way-select table. The most recently accessed data is stored in the direct-mapped cache. If a data has a high probability of a repeated reference, when the data is replaced from the direct-mapped cache, the data is stored into the two-way set associative buffer. For the high performance and fast access time, we propose an one way among two ways set associative buffer is selectively accessed based on the way-select table (WST). According to simulation results, access time can be reduced by about 7% and 40% comparing with a direct cache and Intel i7-6700 with two times more space respectively.

주제어

AI 본문요약
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문제 정의

따라서 본 논문에서는 이러한 고성능 프로세서에 적합한 캐시 메모리의 구조를 제안하고자 한다.
본 논문에서는 빠른 CPU 클럭 속도에 대한 성능향상에 효과적인 새로운 캐시 메모리 구조를 제안하고자 한다. 제안된 캐시 구조는 작고 빠른 클럭 속도를 가지는 CPU (4GHz)에 대해 1-cycle을 보장함으로써 성능향상을 높이고자 하였다.
본 논문에서는 빠른 클럭 속도 (4GHz)를 가지는 CPU에 대해 고성능 내장형 L1 캐시 메모리의 구조를 제안하였다. 제안된 캐시 메모리는 빠른 접근 속도를 위해 1cycle 접근이 가능한 직접사상 주 캐시 메모리와 주 캐시 메모리의 단점인 접근 실패율에 효과적인 2-웨이 연관 사상 버퍼로 구성되어 있다.
본 논문의 주목적은 급속하게 증가하는 CPU 클럭 속도에 적합한 캐시 메모리 시스템 설계에 있다.

가설 설정

본 논문에서는 제안된 구조를 위해 4GHz의 클럭 속도를 가지는 프로세서로 가정하였으며, 이 때 빠른 접근 속도를 고려하여 표 1를 참고하여 선택 하였다. 표 1.

제안 방법

그림 7은 평균 메모리 접근 시간을 나타낸 그림이다. 다른 캐시 메모리 구조는 표 1를 이용하여 i7-6700은 접근 시간을 4-cycle, 나머지 캐시 메 모리 구조는 항상 접근 시간을 2-cycle로 고정하여 시뮬레이션을 수행하였다. 시뮬레이션 결과 제안된 구조는 tiff2bw, tiff2rgba, tiffmedian를 제외한 나머지 벤치마크에서 평균 메모리 접근 시간의 성능이 가장 좋은 것을 확인할 수 있다.
빠른 접근 시간을 위해 주 캐시 메모리는 직접 사상 캐시 (direct-mapped cache) 구조를 선택하였다. 그러나 직접사상 캐시 구조의 단점인 높은 접근 실패율을 줄이기 위하여 희생 (victim) 버퍼를 사용하는 것이 효과적이다.
본 논문에서는 빠른 CPU 클럭 속도에 대한 성능향상에 효과적인 새로운 캐시 메모리 구조를 제안하고자 한다. 제안된 캐시 구조는 작고 빠른 클럭 속도를 가지는 CPU (4GHz)에 대해 1-cycle을 보장함으로써 성능향상을 높이고자 하였다.
제안된 캐시 구조는 접근 실패율을 낮추기 위하여 2-웨이 집합연관 버퍼 구조를 가지지만 빠른 접근를 위하여 하나의 웨이 또는 두 개 또는 아무 웨이 선택 없이 바로 메인 메모리로 접근하고자 하는 알고리즘을 제안하기 위하여 새로운 웨이 선택 테이블 (WST) 사용하였다.
본 논문에서 제안된 캐시 메모리의 구조는 그림 1과 같다. 제안된 캐시 메모리는 빠른 클럭 속도를 가지는 고성능 CPU의 성능향상을 위해 세부분으로 나누어 구성된다. i)빠른 접근을 위해 직접사상 캐시를 이용한 주 캐시메모리와 ii)직접사상 캐시메모리의 접근실패율을 줄이기 위한 2-웨이 집합연관 버퍼, 그리고 iii)버퍼의 정보와 접근 순위를 저장하 고 있는 WST (Way Select Table)로 구성된다.
제안된 캐시 메모리의 성능 평가를 위해 본 논 문에서는 비교 캐시 구조로 가장 상용화된 캐시 구조인 직접 사상 캐시 (DM), 4-웨이 집합연관 캐시 (4W)를 사용하였다. 그리고 Intel i7-6700의 L1 캐시 구조인 8-웨이 집합연관 캐시를 사용하였다.

대상 데이터

하지만 집합연관 구조는 높은 웨이를 가질 때, 소비 전력뿐만 아니라 접근 시간까지 높아지는 단점을 가진다. 따라서 본 논문에서는 2-웨이 집합연관 버퍼를 주 캐시 보조 버퍼로 선택하였다.
본 논문에서는 빠른 클럭 속도 (4GHz)를 가지는 CPU에 대해 고성능 내장형 L1 캐시 메모리의 구조를 제안하였다. 제안된 캐시 메모리는 빠른 접근 속도를 위해 1cycle 접근이 가능한 직접사상 주 캐시 메모리와 주 캐시 메모리의 단점인 접근 실패율에 효과적인 2-웨이 연관 사상 버퍼로 구성되어 있다. 또한 제안된 캐시 메모리는 동적인 접근 시간을 가지므로 기존의 고정된 접근 시간에 비해 효과적인 성능 향상을 이룰 수 있다.
제안된 캐시 메모리의 성능평가를 위해 본 논문 에서는 Mibench 벤치마크 [8]를 Simplescalar [9] 시뮬레이터를 이용하여 메모리에 접근하는 트레이스 파일을 추출하여 사용하였다.
그리고 Intel i7-6700의 L1 캐시 구조인 8-웨이 집합연관 캐시를 사용하였다. 캐시 메모리의 용량은 DM은 64KB를 사용하였고, 4W와 i7-6700은 32KB, 제안된 캐시 구조 (Pro)는 16KB만을 사용하였다

이론/모형

본 논문에서 제안된 캐시 구조의 성능평가를 위하여 캐시 메모리의 대표적인 성능 평가 지표인 접근 실패율 (miss ratio)와 평균 메모리 접근 시간 (Average Memory Access Time)를 이용하였다.
본 논문에서는 Mibench 벤치마크를 이용하여 시뮬레이션을 진행하였다. 향후 주로 사용되고 있는 SPEC2006 등 다양한 벤치마크에서도 시뮬레이션을 진행하여 개선점이 있는지 확인하도록 하겠다.

성능/효과

비교 캐시 메모리와 용량 차이로 인하여 더 높은 약 2배의 접근 실패율을 보이지만, 평균 메모리 접근에서는 오늘날 사용되고 있는 i7-6700보다 약 40%이상의 성능향상을 보이고 있다. 그리고 다른 비교 캐시 메모리 구조와 비교했을 때 더 효율적인 성능향상을 보였다. 따라서 제안된 캐시 메모리의 구조는 빠른 클럭 속도를 가지는 CPU에 적합한 고성능의 내장형 캐시 메모리 구조라고 할 수 있다.
공간적 지역성은 최근에 참조된 명령어나 데이터의 이웃이 가까운 미래에 다시 참조될 확률이 높다는 것이며, 시간적 지역성은 최근에 참조된 명령어나 데이터가 가까운 미래에 다시 참조될 확률이 높다는 것을 의미한다. 따라서 공간적 지역성은 블록 크기가 클수록, 시간적 지역성은 블록 개수가 많을수록 더욱 효과적으로 사용할 수 있다. 하지만, 이러한 블록의 크기 및 개수의 증가는 접근 시간 및 소비전력의 증가를 초래할 수 있다.
WST의 접근 시간을 없애기 위하여 주 캐시 메 모리인 직접사상 캐시와 WST는 동시에 접근하여 집합연관 버퍼의 웨이를 선택하게 된다. 따라서 제안된 캐시 메모리는 주로 1-cycle을 보장하지만 주 캐시 메모리의 접근 실패에 따라 다양한 2-cycle 또는 3-cycle 접근 시간을 가질 수 있다.
그리고 다른 비교 캐시 메모리 구조와 비교했을 때 더 효율적인 성능향상을 보였다. 따라서 제안된 캐시 메모리의 구조는 빠른 클럭 속도를 가지는 CPU에 적합한 고성능의 내장형 캐시 메모리 구조라고 할 수 있다.
그러므로 클럭 속도가 증가할수록 1-cycle 접근이 어려운 큰 용량의 캐시 메모리는 접근 실패율에서는 효과적이지만 성능향상에는 도움이 되지 못함을 알 수 있다. 또한 부수적으로 소비 전력면에서 캐시 용량이 큼에 따라 접근하는 캐시 소비전력이 증가하기 때문에 제안된 구조의 소비전력은 매우 줄어들 것으로 판단된다.
제안된 캐시 메모리는 빠른 접근 속도를 위해 1cycle 접근이 가능한 직접사상 주 캐시 메모리와 주 캐시 메모리의 단점인 접근 실패율에 효과적인 2-웨이 연관 사상 버퍼로 구성되어 있다. 또한 제안된 캐시 메모리는 동적인 접근 시간을 가지므로 기존의 고정된 접근 시간에 비해 효과적인 성능 향상을 이룰 수 있다.
이는 1-cycle만에 접근 성공을 말하는 것이며, 즉 주 캐시 메모리인 직접 사상 캐시 (8K)에서 접근 성공이 발생한 비율을 말한다. 모든 벤치마크에서는 95%이상 1-cycle 접근에 성공하였고, 평균 98%이상 1-cycle 접근에 성공하였다. 다른 캐시 메모리 구조와 달리 제안된 캐시 메모리가 1-cycle에 접근이 가능한 8KB의 작은 직접 사상 캐시 메모리를 사용 하였기 때문이며, 이는 평균 메모리 접근 시간에서 더 효과적인 모습을 보이고 있다.
비교 캐시 메모리와 용량 차이로 인하여 더 높은 약 2배의 접근 실패율을 보이지만, 평균 메모리 접근에서는 오늘날 사용되고 있는 i7-6700보다 약 40%이상의 성능향상을 보이고 있다. 그리고 다른 비교 캐시 메모리 구조와 비교했을 때 더 효율적인 성능향상을 보였다.
시뮬레이션 결과 제안된 구조는 tiff2bw, tiff2rgba, tiffmedian를 제외한 나머지 벤치마크에서 평균 메모리 접근 시간의 성능이 가장 좋은 것을 확인할 수 있다. 비록 제안된 캐시 메모리의 구조가 4W와 i7-6700보다 접근 실패율에서는 약 2배의 성능 저하를 보이고 있지만 오히려 평균 메모리 접근 시간에서는 i7-6700에 비해 평균 약 40%정도 성능 향상을 보이고 있으며, 4W와 비교해봤을 때 거의 동일한 모습을 보이고 있다.
다른 캐시 메모리 구조는 표 1를 이용하여 i7-6700은 접근 시간을 4-cycle, 나머지 캐시 메 모리 구조는 항상 접근 시간을 2-cycle로 고정하여 시뮬레이션을 수행하였다. 시뮬레이션 결과 제안된 구조는 tiff2bw, tiff2rgba, tiffmedian를 제외한 나머지 벤치마크에서 평균 메모리 접근 시간의 성능이 가장 좋은 것을 확인할 수 있다. 비록 제안된 캐시 메모리의 구조가 4W와 i7-6700보다 접근 실패율에서는 약 2배의 성능 저하를 보이고 있지만 오히려 평균 메모리 접근 시간에서는 i7-6700에 비해 평균 약 40%정도 성능 향상을 보이고 있으며, 4W와 비교해봤을 때 거의 동일한 모습을 보이고 있다.
그림 4는 캐시 접근 실패율을 나타낸 그림이다. 제안된 캐시 구조가 다른 구조들에 비해 가장 높은 접근 실패율을 보이고 있다. mad, patricia에서는 DM에 비해 낮은 접근 실패율을 보이고 있으나 대체적으로 높은 접근 실패율을 보이고 있다.

후속연구

본 논문에서는 Mibench 벤치마크를 이용하여 시뮬레이션을 진행하였다. 향후 주로 사용되고 있는 SPEC2006 등 다양한 벤치마크에서도 시뮬레이션을 진행하여 개선점이 있는지 확인하도록 하겠다.

질의응답

핵심어	질문	논문에서 추출한 답변
	i7-6700이란 무엇인가?	이러한 빠른 클럭 속도의 프로세서가 제공되어도 여전히 소비전력 및 발열현상은 심각한 문제점을 내포하고 있으며, 또한 빠른 클럭속도의 프로세서는 칩 내부 캐시 메모리에 추가적인 접근 시간을 요구하게 된다. 현재 Intel의 i7-6700의 경우 트라이게이트 트랜지스터 기술을 바탕으로 14nm 공정의 고성능 데이터 처리를 위한 빠른 클럭 속도의 프로세서이다. 비록 빠른 데이터 처리를 위해 빠른 클럭 속도의 프로세서가 제공된다 하여도 칩 내부 캐시 메모리에 대한 추가적인 접근 시간을 요구하게 된다.
	컴퓨팅 시스템이 빠른 클럭 속도의 프로세서를 요구하는 이유는?	오늘날, 컴퓨팅 시스템은 대용량 및 복잡한 데이터의 빠른 처리 속도를 위해 빠른 클럭 속도의 프로세서를 요구하고 있다. 실제, Intel의 i7-6700는 기본 클럭 3.
	SWA의 단점은?	SWA [7]는 기존 2-웨이 집합연관 캐시 메모리 에서 가장 최근에 접근한 블록을 순차적으로 접근 하여 소비 전력 및 평균 메모리 접근 시간을 향상 시켰다. 그러나 기존 2-웨이 집합연관 캐시 메모리와 동일한 접근 실패율을 보이고 있으므로 2-웨이 집합연관 캐시메모리에 한정된 구조라고 할 수 있으며, 웨이가 증가할수록 이 구조는 오히려 성능저하를 야기 시킬 수 있다.

참고문헌 (9)

Intel Processor, http://www.intel.com/content/www/us/en/homepage.html
Samsung DRAM, http://www.samsung.com/semiconductor/
B.S. Jung, J.H. Lee, "Cache memory system for high performance CPU with 4GHz," Journal of the Korea Society of Computer andInformation, Vol. 18, pp. 1-8, 2013 (in Korean).
CACTI 4.0, http://www.hpl.hp.com/techreports/2006/HPL-2006-86.pdf
C.J. Janraj, T.V. kalyan, T. Warrier, M. Mutya, "Way sharing set associative cache architecture," Proceedings of IEEE International Conference on VLSI Design, pp. 251-256, 2012.
D. Rolan, B. Fraguela, R. Doallo, "Adaptive line placement with the set balancing cache," Proceedings of the 42nd Annual IEEE/ACM International Symposium on Microarchitecture, pp. 529-540, 2009.
C.H. Ting, J.D. Huang, Y.H. Kao, "Cycle-time-aware sequential way-access set-associative cache for low energy consumption," Proceedings of IEEE Asia Pacific Conference on Circuits and Systems, pp. 854-857, 2008.
M.R. Guthaus, J.S. Ringenberg, D. Ernst, T.M. Austin, T. Mudge, R.B. Brown, "MiBench: a free, commerically representative embedded benchmark suite," Proceedings of IEEE International Workshop on Workload Characterization, pp. 3-14, 2001.
D. Burger, T.M. Austin, "The simplescalar tool set, version 2.0," ACM SIGARCH Computer Architecture News, Vol. 25, pp. 13-25, 1997.

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