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NTIS 바로가기대한임베디드공학회논문지 = IEMEK Journal of embedded systems and applications, v.11 no.6, 2016년, pp.353 - 359
조옥래 (GyeongSang National University) , 이정훈 (GyeongSang National University (ERI))
In this paper, we propose a high performance L1 cache structure for the high clock CPU. The proposed cache memory consists of three parts, i.e., a direct-mapped cache to support fast access time, a two-way set associative buffer to reduce miss ratio, and a way-select table. The most recently accesse...
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핵심어 | 질문 | 논문에서 추출한 답변 |
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i7-6700이란 무엇인가? | 이러한 빠른 클럭 속도의 프로세서가 제공되어도 여전히 소비전력 및 발열현상은 심각한 문제점을 내포하고 있으며, 또한 빠른 클럭속도의 프로세서는 칩 내부 캐시 메모리에 추가적인 접근 시간을 요구하게 된다. 현재 Intel의 i7-6700의 경우 트라이게이트 트랜지스터 기술을 바탕으로 14nm 공정의 고성능 데이터 처리를 위한 빠른 클럭 속도의 프로세서이다. 비록 빠른 데이터 처리를 위해 빠른 클럭 속도의 프로세서가 제공된다 하여도 칩 내부 캐시 메모리에 대한 추가적인 접근 시간을 요구하게 된다. | |
컴퓨팅 시스템이 빠른 클럭 속도의 프로세서를 요구하는 이유는? | 오늘날, 컴퓨팅 시스템은 대용량 및 복잡한 데이터의 빠른 처리 속도를 위해 빠른 클럭 속도의 프로세서를 요구하고 있다. 실제, Intel의 i7-6700는 기본 클럭 3. | |
SWA의 단점은? | SWA [7]는 기존 2-웨이 집합연관 캐시 메모리 에서 가장 최근에 접근한 블록을 순차적으로 접근 하여 소비 전력 및 평균 메모리 접근 시간을 향상 시켰다. 그러나 기존 2-웨이 집합연관 캐시 메모리와 동일한 접근 실패율을 보이고 있으므로 2-웨이 집합연관 캐시메모리에 한정된 구조라고 할 수 있으며, 웨이가 증가할수록 이 구조는 오히려 성능저하를 야기 시킬 수 있다. |
Intel Processor, http://www.intel.com/content/www/us/en/homepage.html
Samsung DRAM, http://www.samsung.com/semiconductor/
B.S. Jung, J.H. Lee, "Cache memory system for high performance CPU with 4GHz," Journal of the Korea Society of Computer andInformation, Vol. 18, pp. 1-8, 2013 (in Korean).
CACTI 4.0, http://www.hpl.hp.com/techreports/2006/HPL-2006-86.pdf
C.J. Janraj, T.V. kalyan, T. Warrier, M. Mutya, "Way sharing set associative cache architecture," Proceedings of IEEE International Conference on VLSI Design, pp. 251-256, 2012.
D. Rolan, B. Fraguela, R. Doallo, "Adaptive line placement with the set balancing cache," Proceedings of the 42nd Annual IEEE/ACM International Symposium on Microarchitecture, pp. 529-540, 2009.
C.H. Ting, J.D. Huang, Y.H. Kao, "Cycle-time-aware sequential way-access set-associative cache for low energy consumption," Proceedings of IEEE Asia Pacific Conference on Circuits and Systems, pp. 854-857, 2008.
M.R. Guthaus, J.S. Ringenberg, D. Ernst, T.M. Austin, T. Mudge, R.B. Brown, "MiBench: a free, commerically representative embedded benchmark suite," Proceedings of IEEE International Workshop on Workload Characterization, pp. 3-14, 2001.
D. Burger, T.M. Austin, "The simplescalar tool set, version 2.0," ACM SIGARCH Computer Architecture News, Vol. 25, pp. 13-25, 1997.
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