[논문]게르마늄 응축 공정의 모델링과 나노와이어 PMOSFET 응용

윤민아; 조성재

doi:10.5573/ieie.2016.53.3.039

게르마늄 응축 공정의 모델링과 나노와이어 PMOSFET 응용
Process Modeling of Germanium Condensation and Application to Nanowire PMOSFET 원문보기

Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지, v.53 no.3, 2016년, pp.39 - 45

초록
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본 논문에서는 게르마늄 응축 공정을 모델링하고 공정을 적용한 나노와이어 구조의 게르마늄 PMOSFET의 특성을 소자 시뮬레이션을 통하여 확인하였다. 기존의 연구 결과들을 토대로 하여 모델링을 수행한 결과, 게르마늄 응축 공정 과정에서 얻게 되는 벌크 영역에서의 게르마늄 농도($C_B$)에 대한 실리콘 게르마늄-실리콘 산화막 계면에서의 게르마늄 농도의 비율($C_S$)은 약 4.03, 해당 공정 온도에서 게르마늄 원자의 유효 확산 계수($D_{eff}$)은 약 $3.16nm^2/s$으로 추출되었다. 나아가, 게르마늄 응축 공정을 통하여 구현할 수 있는 실리콘 코어 상에 얇은 게르마늄 채널을 갖는 나노와이어 채널 구조의 PMOSFET을 설계하고 성능을 분석하였다. 이를 통하여, 전영역을 실리콘으로 혹은 게르마늄으로 하는 채널을 갖는 소자에 비하여 실리콘 코어-게르마늄 채널의 동축 이종접합 채널을 갖는 소자가 우수한 특성을 가질 수 있음을 확인하였다.

Abstract ▼ AI-Helper

In this paper, prcess modeling of germanium condensation has been performed and a germanium PMOSFET having nanowire channel implented by the condensation process has been designed and characterized by device simulations. Based on the previous experimental results, our modeling results demonstrate that the ratio of germanium concentration at the silicon germanium-silicon dioxide interface ($C_S$) to that in the bulk region ($C_B$) which are obtainable during the germanium condensation is approximately 4.03 and the effective diffusion coefficient ($D_{eff}$) of germanium atom is $3.16nm^2/s$. Furthermore, a germanium nanowire-channel PMOSFET having the ultra-thin germanium channel on the silicon core that can be fabricated by the germanium condensation has been designed and characterized. As the result, it is confirmed that the proposed device having the coaxial nanowire consisting of silicon core and germanium channel might have superior performances over the device with either all-silicon or all-germanium channel.

주제어

AI 본문요약
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문제 정의

본 논문에서는 게르마늄 응축 공정을 모델링(modeling)하여 실리콘 게르마늄의 열산화 진행 과정에서 얻게 되는 게르마늄의 정규 표면 농도(normalized surface concentration), 유효 확산 계수(effective diffusion coefficient)를 추출하고 소자 시뮬레이션으로 계단형 게르마늄 채널(stepped Ge channel)을 갖는 나노와이어 구조의 MOSFET 구현 가능성을 확인하였다.
본 논문에서는 기존의 연구 결과를 토대로 게르마늄 응축 공정에 대한 공정 모델링(process modeling)을 수행하고 그 기술을 적용한 게르마늄 나노와이어 MOSFET을 설계, 특성을 분석하였다. 응축 과정에서의 게르마늄의 표면/벌크 함량 비율은 4.
실제로 T_xeff 곱의 값이 산화 공정 중에 일정하게 유지되는지의 여부를 확인해 보았다. 그림 4에 나타난 바와 같이 1100 ℃와 1200 ℃에서의 공정 결과 모두 거의 동일한 곱의 값을 가짐을 알 수 있다.

제안 방법

1100 ℃에서의 게르마늄 정규 표면 농도(C_S/C_B: normalized surface concentration)와 유효 확산 계수(D_eff: effective diffusion coefficient)를 추출하였다. 정규 표면 농도는 일정 시간 산화 공정이 이루어진 후 산화막에서 거리가 먼 벌크 SGOI 영역에서의 게르마늄 농도(C_B)에 대한 산화막-SGOI 경계, 즉 SGOI 표면에서의 게르마늄 농도(C_S)의 비로 정의하였다.
3차원 구조에서의 시뮬레이션에서는 반영할 수 있는 모델이 제한적이나 2차원 구조에서의 시뮬레이션에서는 그 수가 더 많아 정확도를 기할 수 있어, 2차원 구조를 형성한 후 360° 회전하여 얻은 구조를 시뮬레이션에 적용하였다.
16 nm²/s로 추출하였다. 나아가, 게르마늄 응축 기술을 적용하여 실리콘 코어와 게르마늄 초박막 채널로 구성되는 p형 나노와이어 MOSFET을 구현했을 때, 전 영역을 실리콘 혹은 게르마늄으로 하는 채널을 갖는 기존의 소자들보다 향상된 전류 구동 능력을 가질 수 있음을 소자 시뮬레이션을 통해 검증하였다. 이러한 공정 기술과 소자는 핵심적인 차세대 저전력 · 초고속 반도체 기술 중 하나가 될 것이다.
본 논문에서는 기존의 연구 결과로부터 데이터를 추출, 게르마늄 응축 공정 과정에서 나타나는 온도와 시간에 따른 게르마늄 원자의 재분포에 대한 비교 분석을 수행하였다. 기존 연구에서는 실리콘 기판 위에 실리콘 게르마늄을 에피택시 성장시키고 산소 원자를 고농도(high dose)로 이온 주입한 후 어닐링(annealing)하여 SGOI(silicon-germanium-on-insulator) 기판을 얻었다^[4].
, 공정 조건에 따라 실리콘 영역과 게르마늄 영역의 두께를 조절할 수도 있다. 이러한 형태의 MOSFET을 준 3차원(quasi-3D) 반도체 소자 시뮬레이션을 통해 설계하고 전달 특성 곡선을 얻었다. 3차원 구조에서의 시뮬레이션에서는 반영할 수 있는 모델이 제한적이나 2차원 구조에서의 시뮬레이션에서는 그 수가 더 많아 정확도를 기할 수 있어, 2차원 구조를 형성한 후 360° 회전하여 얻은 구조를 시뮬레이션에 적용하였다.
얻어진 실리콘 게르마늄 층의 두께는 320 nm, 게르마늄의 함량은 8%이다. 이렇게 얻은 SGOI를 1050 ℃, 1100 ℃, 1220 ℃에서 열산화시킨 후 얻은 두께, 게르마늄의 함량과 공간적 분포, 표면 특성과 결정성 등을 살펴보았다^[4].
그림 2(a)과 2(b)는 각각 1100 ℃와 1200 ℃에서 열산화를 진행한 후 얻은 게르마늄 원자의 함량 분포를 나타내고 있다. 피팅(fitting)을 기반으로 유효 함량(effective fraction, x_eff)을 얻었으며 열산화 공정 후 남아 있는 SGOI 영역과 열산화막 간의 경계를 (두께) = 0인 지점으로 삼았다. 그림 2(a)에서 나타내고 있는 바와 같이, 1100 ℃에서의 열산화 공정 후 게르마늄 함량의 공간적 분포는 오프셋을 갖는 가우시안 분포함수(amplitude version of Gaussian distribution function)를 기반으로 피팅하였다.

대상 데이터

그림 7이 이처럼 설계한 소자의 구조를 나타내고 있으며 원통의 중심이 곧 회전의 중심이다. 설계한 소자의 채널 길이는 30 nm, 나노와이어 채널의 반지름은 10 nm, 산화막 두께는 3 nm, 채널 도핑 농도는 10¹⁵ cm^-3 (n-type), 소스/드레인 도핑 농도는 10¹⁸ cm^-3(p-type), 게이트의 일함수(workfunction)은 4.08 eV로 하였다.

이론/모형

피팅(fitting)을 기반으로 유효 함량(effective fraction, x_eff)을 얻었으며 열산화 공정 후 남아 있는 SGOI 영역과 열산화막 간의 경계를 (두께) = 0인 지점으로 삼았다. 그림 2(a)에서 나타내고 있는 바와 같이, 1100 ℃에서의 열산화 공정 후 게르마늄 함량의 공간적 분포는 오프셋을 갖는 가우시안 분포함수(amplitude version of Gaussian distribution function)를 기반으로 피팅하였다. 활용한 함수의 형태는 식(1)과 같으며, 각 공정 시간에서 실제로 얻어 근사에 적용한 물리량들을 정리한 결과는 표 1과 같다.
실리콘과의 공정 집적성이 좋으며 감마 밸리(gamma valley)에서 극소점을 가져 실리콘 대비 방출성 재결합 확률이 높은 독특한 에너지 밴드 구조로 인해 실리콘 기반의 전자 및 광학 집적 시스템 구현에 매우 중요한 역할이 예측된다. 게르마늄 응축(condensation) 기술은 GOI(germanium-on-insulator) 기판을 얻기 위한 공정 기술로 활용되었다. SOI(silicon-on-insulator) 기판상에 낮은 게르마늄 비율을 갖는 실리콘 게르마늄 성장 후 열산화(thermal oxidation)하는 과정으로 이루어지며^[1], 이를 모식적으로 나타내면 그림 1과 같다.

성능/효과

그림 6은 산화 공정 시간에 대한 정규 표면 농도와 유효 확산 계수의 변화를 나타낸 결과이다. 150분 동안의 산화 공정 후 얻은 C_S/C_B의 값을 이후 S_GOI의 두께가 충분하거나 매몰 산화막이 없는 상황에서 산화 공정을 그 이상의 장시간 동안 진행하더라도 얻게 되는 포화값으로 보았으며 C_S/C_B = 4.03의 값을 얻었다. 또한, 이 때 추출한 유효 확산 계수는 D_eff = 3.
5 nm, 5 nm인 소자를 나타낸다. 동일한 소자 각 영역의 규격(critical dimension)과 공정 조건, 게이트 일함수를 가정했을 때 채널 영역이 모두 실리콘일 때에는 전류 수준이 현저히 낮으며 문턱 전압이 절대값이 더 큰 음의 값을 가져 저전력 구동에 적합지 않은 것으로 확인하였다. 그림 8에서 나타난 바와 같이 전류 구동 능력이 우수한 최적 조건이 존재함을 확인할 수 있었다.
앞서의 모델링 결과로부터 산화 공정 시간이 지남에 따라 실리콘 게르마늄의 표면에서 게르마늄의 농도가 증가함을 확인할 수 있었다. 이러한 결과는 SOI 기판에서 뿐만 아니라 벌크 실리콘 기판에서도 얻을 수 있다.
에 비례하여 증가한다. 이 이론은 순수 실리콘에 대한 공정을 모델링한 결과이지만 실리콘 게르마늄에서도 실리콘 산화막의 형성은 실리콘만을 소모하며 진행되므로 속도의 차이, 즉 함수를 구성하는 계수의 차이는 존재하나 시간 의존성은 유지될 것으로 판단할 수 있다. 매몰 산화막으로 확산하는 게르마늄 원자의 수는 매우 작으므로 산화 공정을 진행하기 전과 후에 남아 있는 SGOI 층의 두께(T_f,SiGe)와 층 내의 게르마늄 유효 함량(x_eff)의 곱은 동일할 것임을 알 수 있다.

후속연구

산화 공정을 수행한 온도 중에서 이러한 변화를 명확히 볼 수 있는 온도인 1100 ℃에서 파라미터 추출을 수행하였다. 실제로 근래의 게르마늄 응축 공정은 높은 게르마늄 함량을 갖는 실리콘 게르마늄을 결정성 성장한 후 녹는점보다 낮은 온도인 900-1100 ℃의 범위에서의 공정 시간을 조절하여 열산화를 진행하는 방식으로 이루어지고 있기 때문에 1100 ℃과 1200 ℃의 공정 결과 중 1100 ℃에서 얻은 결과를 활용하는 것이 향후 관련 연구들에 있어 보다 실용적인 의미가 있을 것이다^[1,6～7].
나아가, 게르마늄 응축 기술을 적용하여 실리콘 코어와 게르마늄 초박막 채널로 구성되는 p형 나노와이어 MOSFET을 구현했을 때, 전 영역을 실리콘 혹은 게르마늄으로 하는 채널을 갖는 기존의 소자들보다 향상된 전류 구동 능력을 가질 수 있음을 소자 시뮬레이션을 통해 검증하였다. 이러한 공정 기술과 소자는 핵심적인 차세대 저전력 · 초고속 반도체 기술 중 하나가 될 것이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	게르마늄이란?	게르마늄은 실리콘보다 높은 정공 이동도를 가져 p형 반도체 소자를 제작하기에 매우 유리한 물질이다. 실리콘과의 공정 집적성이 좋으며 감마 밸리(gamma valley)에서 극소점을 가져 실리콘 대비 방출성 재결합 확률이 높은 독특한 에너지 밴드 구조로 인해 실리콘 기반의 전자 및 광학 집적 시스템 구현에 매우 중요한 역할이 예측된다.
	게르마늄은 어떠한 특징을 가지는가?	게르마늄은 실리콘보다 높은 정공 이동도를 가져 p형 반도체 소자를 제작하기에 매우 유리한 물질이다. 실리콘과의 공정 집적성이 좋으며 감마 밸리(gamma valley)에서 극소점을 가져 실리콘 대비 방출성 재결합 확률이 높은 독특한 에너지 밴드 구조로 인해 실리콘 기반의 전자 및 광학 집적 시스템 구현에 매우 중요한 역할이 예측된다. 게르마늄 응축(condensation) 기술은 GOI(germanium-on-insulator) 기판을 얻기 위한 공정 기술로 활용되었다.
	게르마늄 응축 기술은 어떠한 기술로 활용되는가?	실리콘과의 공정 집적성이 좋으며 감마 밸리(gamma valley)에서 극소점을 가져 실리콘 대비 방출성 재결합 확률이 높은 독특한 에너지 밴드 구조로 인해 실리콘 기반의 전자 및 광학 집적 시스템 구현에 매우 중요한 역할이 예측된다. 게르마늄 응축(condensation) 기술은 GOI(germanium-on-insulator) 기판을 얻기 위한 공정 기술로 활용되었다. SOI(silicon-on-insulator) 기판상에 낮은 게르마늄 비율을 갖는 실리콘 게르마늄 성장 후 열산화(thermal oxidation)하는 과정으로 이루어지며[1], 이를 모식적으로 나타내면 그림 1과 같다.

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S. C. Lee, K.-W. Kwon, and S. Y. Kim, "FinFET Gate Resistance Modeling and Optimization," Journal of The Institute of Electronics and Information Engineers, vol. 51, no. 8, pp. 1714-1721, Aug. 2014.
S. S. Choe, K.-W. Kwon, and S. Y. Kim, "Performance Analysis of Tri-gate FinFET for Different Fin Shape and Source/Drain Structures," Journal of The Institute of Electonics and Information Engineers, vol. 51, no. 7, pp. 71-81, Jul. 2014.

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용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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