본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.
본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.
This work proposes a 13b 100MS/s 45nm CMOS ADC with a high dynamic performance for IF-domain high-speed signal processing systems based on a four-step pipeline architecture to optimize operating specifications. The SHA employs a wideband high-speed sampling network properly to process high-frequency...
This work proposes a 13b 100MS/s 45nm CMOS ADC with a high dynamic performance for IF-domain high-speed signal processing systems based on a four-step pipeline architecture to optimize operating specifications. The SHA employs a wideband high-speed sampling network properly to process high-frequency input signals exceeding a sampling frequency. The SHA and MDACs adopt a two-stage amplifier with a gain-boosting technique to obtain the required high DC gain and the wide signal-swing range, while the amplifier and bias circuits use the same unit-size devices repeatedly to minimize device mismatch. Furthermore, a separate analog power supply voltage for on-chip current and voltage references minimizes performance degradation caused by the undesired noise and interference from adjacent functional blocks during high-speed operation. The proposed ADC occupies an active die area of $0.70mm^2$, based on various process-insensitive layout techniques to minimize the physical process imperfection effects. The prototype ADC in a 45nm CMOS demonstrates a measured DNL and INL within 0.77LSB and 1.57LSB, with a maximum SNDR and SFDR of 64.2dB and 78.4dB at 100MS/s, respectively. The ADC is implemented with long-channel devices rather than minimum channel-length devices available in this CMOS technology to process a wide input range of $2.0V_{PP}$ for the required system and to obtain a high dynamic performance at IF-domain input signal bands. The ADC consumes 425.0mW with a single analog voltage of 2.5V and two digital voltages of 2.5V and 1.1V.
This work proposes a 13b 100MS/s 45nm CMOS ADC with a high dynamic performance for IF-domain high-speed signal processing systems based on a four-step pipeline architecture to optimize operating specifications. The SHA employs a wideband high-speed sampling network properly to process high-frequency input signals exceeding a sampling frequency. The SHA and MDACs adopt a two-stage amplifier with a gain-boosting technique to obtain the required high DC gain and the wide signal-swing range, while the amplifier and bias circuits use the same unit-size devices repeatedly to minimize device mismatch. Furthermore, a separate analog power supply voltage for on-chip current and voltage references minimizes performance degradation caused by the undesired noise and interference from adjacent functional blocks during high-speed operation. The proposed ADC occupies an active die area of $0.70mm^2$, based on various process-insensitive layout techniques to minimize the physical process imperfection effects. The prototype ADC in a 45nm CMOS demonstrates a measured DNL and INL within 0.77LSB and 1.57LSB, with a maximum SNDR and SFDR of 64.2dB and 78.4dB at 100MS/s, respectively. The ADC is implemented with long-channel devices rather than minimum channel-length devices available in this CMOS technology to process a wide input range of $2.0V_{PP}$ for the required system and to obtain a high dynamic performance at IF-domain input signal bands. The ADC consumes 425.0mW with a single analog voltage of 2.5V and two digital voltages of 2.5V and 1.1V.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
문제 정의
본 논문에서는 IF 대역의 고속신호를 처리하는 시스템 응용을 위해 높은 동적성능의 13비트 100MS/s 45nm CMOS ADC를 제안하며, 요구되는 성능을 만족시키기 위해 다음과 같은 설계 기법들을 제안하였다. 첫째, 본 논문에서 제안하는 ADC는 관련 시스템의 요구조건을 맞추기 위해 나노공정에서는 비교적 높은 수준인 2.
본 논문에서는 샘플링 주파수를 상회하는 IF 대역의 입력신호를 적절히 처리하며 13비트 해상도와 100MS/s로 동작하는 4단 파이프라인 ADC를 제안한다. 제안하는 ADC는 높은 동적성능을 확보하기 위하여 2.
제안 방법
증폭기의 첫 번째 단은 이득-부스팅 기법이 적용된 telescopic 구조를 사용하였으며 두 번째 단에는 common-source 구조를 사용하여 100dB 수준의 높은 DC 전압이득과 함께 필요 사양 이상의 충분한 출력신호 범위를 확보하였다. 그림 4의 증폭기에 사용되는 바이어스 회로 및 이득-부스팅 증폭기의 구조는 그림 5(a) 및 그림 5(b)와 같고, 넓은 입력 공통모드 전압 범위를 확보하며 높은 전압이득을 얻기 위해 PMOS 캐스코드단 이득-부스팅 증폭기 (GBP)는 NMOS 입력을, NMOS 캐스코드단 이득- 부스팅 증폭기 (GBN)의 경우 PMOS 입력을 갖는 folded-cascode 증폭기를 각각 사용하였다. 이득-부스팅 기법을 사용할 경우 정착성능에 영향을 미치는 pole-zero 쌍 (doublet)이 이득-부스팅 증폭기의 단위이득 대역폭 (fu,ba) 부근에 형성되며, 정착성능을 최적화하기 위해 fu,ba는 전체 증폭기의 f-3dB와 두 번째 pole 사이에 형성되게 해야 한다[14～15].
셋째, 입력단 SHA는 광대역 고속 샘플링 입력단을 적용하여 샘플링 주파수 이상의 광대역 입력신호 조건에서도 13비트 이상의 선형성을 유지하도록 하였다. 넷째, 미세공정에서 출력 임피던스가 낮아지는 제약사항을 극복하기 위해 SHA 및 MDAC의 증폭기에는 이득-부스팅 기법을 적용하여 요구되는 수준의 DC 전압이득을 얻었으며 소자의 부정합을 최소화하기 위하여 바이어스 및 증폭기 회로는 단위 소자의 크기를 통일하고 더미소자를 충분히 사용하여 배치설계를 하였다. 다섯째, 별도의 아날로그 전원전압을 온-칩 기준전류 및 전압회로에 사용함으로써 고속 동작 시 인접 기능 블록으로부터 발생하는 잡음 및 간섭에 의한 성능저하를 최소화하였다.
26um인 thick-gate-oxide 트랜지스터, 그리고 디지털 회로 블록에는 채널 길이가 45nm인 thin-gate-oxide 트랜지스터를 사용하였다. 둘째, 제안하는 ADC는 고속, 고해상도 및 전력소모 성능을 최적화하기 위해 각단에서 각각 3비트, 4비트, 4비트 및 5비트를 결정하는 4단 파이프라인 구조로 설계하였다. 셋째, 입력단 SHA는 광대역 고속 샘플링 입력단을 적용하여 샘플링 주파수 이상의 광대역 입력신호 조건에서도 13비트 이상의 선형성을 유지하도록 하였다.
0VPP의 나노공정에서 비교적 넓은 입력신호범위를 처리하며 광대역 입력신호의 왜곡을 최소화하기 위해 SHA에는 광대역 고속 샘플링 입력단을 제안하였다. 또한, 증폭기의 높은 DC 전압이득을 확보하기 위하여 이득-부스팅 기법이 적용된 증폭기를 SHA 및 multiplying D/A 변환기 (multiplying digital-to-analog converter : MDAC)에 사용하였으며, 바이어스 및 증폭기 회로에서 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 또한, 온-칩 기준전류 및 전압회로에는 아날로그 전원전압을 별도로 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음이나 간섭에 의한 성능저하를 완화하였다.
본 논문에서 제안하는 ADC는 관련 시스템 응용에 적합하도록 나노공정에서는 비교적 높은 수준인 2.0VPP의 넓은 입력신호범위를 처리하면서 IF 대역의 입력에서도 높은 동적성능을 확보하기 위해, 아날로그 회로 블록에는 45nm CMOS 공정에서 제공하는 최소 채널 선폭이 아닌 채널 길이가 0.26um인 thick-gate-oxide 트랜지스터를 기반으로 2.5V의 높은 전원전압을 사용하였으며, 디지털 출력 회로블록에는 최소 채널 길이가 45nm인 thin-gate-oxide 트랜지스터를 기반으로 1.1V의 낮은 전원전압을 사용하였다. 입력 SHA 회로에는 고속 신호처리 시스템 응용을 위하여 샘플링 주파수를 상회하는 IF 대역 입력신호를 100MS/s의 샘플링 속도에서 13비트 수준의 선형성을 유지할 수 있는 고속 샘플링 회로를 제안하였다.
1V의 낮은 전원전압을 사용하였다. 입력 SHA 회로에는 고속 신호처리 시스템 응용을 위하여 샘플링 주파수를 상회하는 IF 대역 입력신호를 100MS/s의 샘플링 속도에서 13비트 수준의 선형성을 유지할 수 있는 고속 샘플링 회로를 제안하였다. 샘플링 커패시터의 크기는 2.
70mm2이다. 전체 ADC를 구성하는 각 회로 블록의 공간 이외의 유휴 공간에는 500pF 수준의 MOS decoupling 커패시터를 온-칩으로 집적하여 각 기능 블록간의 간섭, EMI 문제, 전원전압 및 고속 동작에서의 잡음 등을 최소화하였다. 또한, 그림 10의 MDAC 1 두 번째 단 증폭기는 그림 6과 같이 충분한 더미 트랜지스터를 추가 배치하여 미세공정 상에서 발생하는 well proximity 및 STI stress effect 에 따른 회로의 성능저하와 공정상의 불확실성을 최소화하였다.
제안하는 13비트 100MS/s ADC의 전체 구조는 그림 1과 같고, 각 단에서 3비트, 4비트, 4비트 및 5비트를 결정하는 4단 파이프라인 구조를 가진다.
본 논문에서는 샘플링 주파수를 상회하는 IF 대역의 입력신호를 적절히 처리하며 13비트 해상도와 100MS/s로 동작하는 4단 파이프라인 ADC를 제안한다. 제안하는 ADC는 높은 동적성능을 확보하기 위하여 2.0VPP의 나노공정에서 비교적 넓은 입력신호범위를 처리하며 광대역 입력신호의 왜곡을 최소화하기 위해 SHA에는 광대역 고속 샘플링 입력단을 제안하였다. 또한, 증폭기의 높은 DC 전압이득을 확보하기 위하여 이득-부스팅 기법이 적용된 증폭기를 SHA 및 multiplying D/A 변환기 (multiplying digital-to-analog converter : MDAC)에 사용하였으며, 바이어스 및 증폭기 회로에서 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다.
제안하는 ADC는 높은 정확도 요구사양에서 고속 동작 시 인접 동작회로 블록에서 발생하는 잡음 및 간섭에 의한 기준전류 및 전압회로의 성능저하를 최소화하기 위하여, 그림 7과 같이 온-칩 밴드-갭 기준전류 및 전압회로와 기준전압 레벨 쉬프터의 전원전압 (VDDI, VSSI)을 다른 아날로그 블록 및 기준전압 구동회로의 전원전압 (VDDA, VSSA)과는 독립적으로 사용하였다.
제안하는 SHA, 첫 번째 및 두 번째 단의 MDAC에는 공정, 온도 및 전원전압의 변화에서도 필요로 하는 DC 전압이득, 동작속도, 위상여유 및 신호처리범위를 만족시키기 위해 그림 4와 같이 이득-부스팅 구조 기반의 2단 증폭기를 사용하였다. 증폭기의 첫 번째 단은 이득-부스팅 기법이 적용된 telescopic 구조를 사용하였으며 두 번째 단에는 common-source 구조를 사용하여 100dB 수준의 높은 DC 전압이득과 함께 필요 사양 이상의 충분한 출력신호 범위를 확보하였다.
제안하는 광대역 고속 샘플링 입력단을 갖는 SHA 회로의 입력 주파수 증가에 따른 SHA 출력의 FFT 성능을 표 1에 요약하였다. 제안하는 SHA의 경우 다양한 시스템 응용을 위하여 최대 300MHz의 입력신호를 13비트 이상의 선형성을 가지며 처리하도록 설계하였다.
제안하는 광대역 고속 샘플링 입력단을 갖는 SHA 회로의 입력 주파수 증가에 따른 SHA 출력의 FFT 성능을 표 1에 요약하였다. 제안하는 SHA의 경우 다양한 시스템 응용을 위하여 최대 300MHz의 입력신호를 13비트 이상의 선형성을 가지며 처리하도록 설계하였다.
제안하는 SHA, 첫 번째 및 두 번째 단의 MDAC에는 공정, 온도 및 전원전압의 변화에서도 필요로 하는 DC 전압이득, 동작속도, 위상여유 및 신호처리범위를 만족시키기 위해 그림 4와 같이 이득-부스팅 구조 기반의 2단 증폭기를 사용하였다. 증폭기의 첫 번째 단은 이득-부스팅 기법이 적용된 telescopic 구조를 사용하였으며 두 번째 단에는 common-source 구조를 사용하여 100dB 수준의 높은 DC 전압이득과 함께 필요 사양 이상의 충분한 출력신호 범위를 확보하였다. 그림 4의 증폭기에 사용되는 바이어스 회로 및 이득-부스팅 증폭기의 구조는 그림 5(a) 및 그림 5(b)와 같고, 넓은 입력 공통모드 전압 범위를 확보하며 높은 전압이득을 얻기 위해 PMOS 캐스코드단 이득-부스팅 증폭기 (GBP)는 NMOS 입력을, NMOS 캐스코드단 이득- 부스팅 증폭기 (GBN)의 경우 PMOS 입력을 갖는 folded-cascode 증폭기를 각각 사용하였다.
표 3은 시제품 ADC의 요약된 성능 측정결과를 보여주며, 표 4에서는 최근 발표된 12비트～14비트 해상도에서 100MS/s의 동작속도를 갖는 유사 사양 ADC를 비교하였다. 참고문헌[13] ,[19～24]는 처리할 수 있는 입력 주파수 범위가 낮기 때문에 고속 신호처리 시스템 응용에 제한이 있으며, 참고문헌[25～26]이 별도의 보정기법이 요구되는 반면, 제안하는 ADC는 보정기법을 적용하지 않고 구현함으로써 시스템 응용에 용이하다.
대상 데이터
입력 SHA 회로에는 고속 신호처리 시스템 응용을 위하여 샘플링 주파수를 상회하는 IF 대역 입력신호를 100MS/s의 샘플링 속도에서 13비트 수준의 선형성을 유지할 수 있는 고속 샘플링 회로를 제안하였다. 샘플링 커패시터의 크기는 2.0VPP의 입력신호범위, kT/C 잡음 및 각 단에서 요구되는 정확도 수준을 고려하여 SHA 및 MDAC1은 2pF를, MDAC2 및 MDAC3는 각각 1pF 및 400fF를 사용하였다. 한편, 온-칩 기준전류 및 전압회로에는 독립된 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다.
시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 칩 면적은 0.70mm2 를 차지한다. 측정된 DNL 및 INL은 각각 최대 0.
제안하는 13비트 100MS/s 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 본 시제품을 적용하는 전체 시스템에서 요구하는 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 소모 전력은 425.0mW이다. 시제품 ADC의 전체 배치설계는 그림 9와 같고, 칩 면적은 0.
제안하는 ADC는 고속 신호처리 시스템 응용을 위해 Nyquist 주파수 이상의 입력에서도 13비트 이상의 높은 선형성을 유지하도록 그림 2와 같이 광대역 고속 샘플링 입력단으로 구성된 SHA 회로가 사용되었다. 제안하는 SHA는 thin-gate-oxide 트랜지스터에 비해 상대적으로긴 최소 채널 길이와 큰 기생성분의 특성을 가지는 thick-gate-oxide 트랜지스터 소자를 사용하였기 때문에 이에 대한 추가적인 고려가 필요하다[12].
본 논문에서는 IF 대역의 고속신호를 처리하는 시스템 응용을 위해 높은 동적성능의 13비트 100MS/s 45nm CMOS ADC를 제안하며, 요구되는 성능을 만족시키기 위해 다음과 같은 설계 기법들을 제안하였다. 첫째, 본 논문에서 제안하는 ADC는 관련 시스템의 요구조건을 맞추기 위해 나노공정에서는 비교적 높은 수준인 2.0VPP의 넓은 입력신호범위를 적절히 처리하는 동시에 높은 동적성능을 확보하기 위해, 아날로그 회로 블록에는 45nm CMOS 공정에서 제공하는 채널 길이가 0.26um인 thick-gate-oxide 트랜지스터, 그리고 디지털 회로 블록에는 채널 길이가 45nm인 thin-gate-oxide 트랜지스터를 사용하였다. 둘째, 제안하는 ADC는 고속, 고해상도 및 전력소모 성능을 최적화하기 위해 각단에서 각각 3비트, 4비트, 4비트 및 5비트를 결정하는 4단 파이프라인 구조로 설계하였다.
이론/모형
그림 2에서 제안하는 고속 샘플링 입력단은 샘플링 동작 시 입력 공통모드 전압에 연결되는 스위치로 CMOS 스위치 (M3, M4 및 M5, M6)를 사용하여 샘플링 동작 종료 시 발생하는 전하주입에 의해 발생하는 증폭 동작 진입 시 증폭기 입력단 트랜지스터의 게이트 전압 변화를 최소화하였으며, 매우 큰 스위치를 구동해야하는 클록 구동회로의 요구되는 사양을 완화하였다. 또한, 입력신호에 따른 샘플링 스위치의 온-저항 변화에 의한 신호의 왜곡을 최소화하기 위해 그림 3과 같은 게이트-부트스트래핑 회로[13]를 추가로 사용하였다.
성능/효과
제안하는 SHA는 thin-gate-oxide 트랜지스터에 비해 상대적으로긴 최소 채널 길이와 큰 기생성분의 특성을 가지는 thick-gate-oxide 트랜지스터 소자를 사용하였기 때문에 이에 대한 추가적인 고려가 필요하다[12]. 그림 2에서 제안하는 고속 샘플링 입력단은 샘플링 동작 시 입력 공통모드 전압에 연결되는 스위치로 CMOS 스위치 (M3, M4 및 M5, M6)를 사용하여 샘플링 동작 종료 시 발생하는 전하주입에 의해 발생하는 증폭 동작 진입 시 증폭기 입력단 트랜지스터의 게이트 전압 변화를 최소화하였으며, 매우 큰 스위치를 구동해야하는 클록 구동회로의 요구되는 사양을 완화하였다. 또한, 입력신호에 따른 샘플링 스위치의 온-저항 변화에 의한 신호의 왜곡을 최소화하기 위해 그림 3과 같은 게이트-부트스트래핑 회로[13]를 추가로 사용하였다.
넷째, 미세공정에서 출력 임피던스가 낮아지는 제약사항을 극복하기 위해 SHA 및 MDAC의 증폭기에는 이득-부스팅 기법을 적용하여 요구되는 수준의 DC 전압이득을 얻었으며 소자의 부정합을 최소화하기 위하여 바이어스 및 증폭기 회로는 단위 소자의 크기를 통일하고 더미소자를 충분히 사용하여 배치설계를 하였다. 다섯째, 별도의 아날로그 전원전압을 온-칩 기준전류 및 전압회로에 사용함으로써 고속 동작 시 인접 기능 블록으로부터 발생하는 잡음 및 간섭에 의한 성능저하를 최소화하였다.
전체 ADC를 구성하는 각 회로 블록의 공간 이외의 유휴 공간에는 500pF 수준의 MOS decoupling 커패시터를 온-칩으로 집적하여 각 기능 블록간의 간섭, EMI 문제, 전원전압 및 고속 동작에서의 잡음 등을 최소화하였다. 또한, 그림 10의 MDAC 1 두 번째 단 증폭기는 그림 6과 같이 충분한 더미 트랜지스터를 추가 배치하여 미세공정 상에서 발생하는 well proximity 및 STI stress effect 에 따른 회로의 성능저하와 공정상의 불확실성을 최소화하였다.
또한, 증폭기의 높은 DC 전압이득을 확보하기 위하여 이득-부스팅 기법이 적용된 증폭기를 SHA 및 multiplying D/A 변환기 (multiplying digital-to-analog converter : MDAC)에 사용하였으며, 바이어스 및 증폭기 회로에서 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 또한, 온-칩 기준전류 및 전압회로에는 아날로그 전원전압을 별도로 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음이나 간섭에 의한 성능저하를 완화하였다. 제안하는 ADC의 전체 구조는 II장에서 간략히 설명하며, III장에서는 제안하는 각종 다양한 회로설계 기법을 요약한다.
표 2는 기준전류 및 전압회로에 독립된 아날로그 전원전압 사용여부에 따른 ADC 최종 출력의 FFT 모의실험 결과를 보여주며, 잡음성분 및 배치설계 후의 각종 기생소자와 함께 그림 8과 같은 패키지의 기생성분까지를 포함하였다. 모의실험 결과, 독립된 별도의 전원전압을 사용할 경우 인접 동작회로에 의한 잡음 및 간섭에 의한 기준전류 및 전압회로의 성능저하가 개선되는 것을 알 수 있다.
이득-부스팅 기법을 사용할 경우 정착성능에 영향을 미치는 pole-zero 쌍 (doublet)이 이득-부스팅 증폭기의 단위이득 대역폭 (fu,ba) 부근에 형성되며, 정착성능을 최적화하기 위해 fu,ba는 전체 증폭기의 f-3dB와 두 번째 pole 사이에 형성되게 해야 한다[14～15]. 본 설계에서는 이러한 점을 고려하여 증폭기의 정착성능을 최적화하는 동시에, 충분한 위상여유를 확보하였다. 한편, 세 번째 단 MDAC는 줄어든 DC 전압이득 사양을 고려하여 첫 번째 단의 telescopic 구조의 증폭기에서 GBN은 사용하지 않고 그림 5(a) 와 같은 GBP만을 적용한 2단 증폭기를 사용하였다.
둘째, 제안하는 ADC는 고속, 고해상도 및 전력소모 성능을 최적화하기 위해 각단에서 각각 3비트, 4비트, 4비트 및 5비트를 결정하는 4단 파이프라인 구조로 설계하였다. 셋째, 입력단 SHA는 광대역 고속 샘플링 입력단을 적용하여 샘플링 주파수 이상의 광대역 입력신호 조건에서도 13비트 이상의 선형성을 유지하도록 하였다. 넷째, 미세공정에서 출력 임피던스가 낮아지는 제약사항을 극복하기 위해 SHA 및 MDAC의 증폭기에는 이득-부스팅 기법을 적용하여 요구되는 수준의 DC 전압이득을 얻었으며 소자의 부정합을 최소화하기 위하여 바이어스 및 증폭기 회로는 단위 소자의 크기를 통일하고 더미소자를 충분히 사용하여 배치설계를 하였다.
70mm2 를 차지한다. 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB 수준을 나타내고, 5MHz의 주파수를 갖는 차동입력신호를 인가하며 동작속도가 100MS/s까지 증가하는 동안 측정된 SNDR 및 SFDR은 FBGA 패키지의 경우 각각 62.7dB 및 80.1dB, COB 패키지의 경우 각각 64.2dB 및 78.4dB 이상을 유지한다. 전력소모는 아날로그 회로 및 디지털 회로는 2.
0VPP의 입력신호범위, kT/C 잡음 및 각 단에서 요구되는 정확도 수준을 고려하여 SHA 및 MDAC1은 2pF를, MDAC2 및 MDAC3는 각각 1pF 및 400fF를 사용하였다. 한편, 온-칩 기준전류 및 전압회로에는 독립된 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다.
후속연구
제안하는 ADC는 고속 신호처리 시스템 응용을 위해 Nyquist 주파수 이상의 입력에서도 13비트 이상의 높은 선형성을 유지하도록 그림 2와 같이 광대역 고속 샘플링 입력단으로 구성된 SHA 회로가 사용되었다. 제안하는 SHA는 thin-gate-oxide 트랜지스터에 비해 상대적으로긴 최소 채널 길이와 큰 기생성분의 특성을 가지는 thick-gate-oxide 트랜지스터 소자를 사용하였기 때문에 이에 대한 추가적인 고려가 필요하다[12]. 그림 2에서 제안하는 고속 샘플링 입력단은 샘플링 동작 시 입력 공통모드 전압에 연결되는 스위치로 CMOS 스위치 (M3, M4 및 M5, M6)를 사용하여 샘플링 동작 종료 시 발생하는 전하주입에 의해 발생하는 증폭 동작 진입 시 증폭기 입력단 트랜지스터의 게이트 전압 변화를 최소화하였으며, 매우 큰 스위치를 구동해야하는 클록 구동회로의 요구되는 사양을 완화하였다.
질의응답
핵심어
질문
논문에서 추출한 답변
본 논문에서 제안한 4단 파이프라인 ADC는 어떻게 설계되어 있는가?
본 논문에서는 샘플링 주파수를 상회하는 IF 대역의 입력신호를 적절히 처리하며 13비트 해상도와 100MS/s로 동작하는 4단 파이프라인 ADC를 제안한다. 제안하는 ADC는 높은 동적성능을 확보하기 위하여 2.0VPP의 나노공정에서 비교적 넓은 입력신호범위를 처리하며 광대역 입력신호의 왜곡을 최소화하기 위해 SHA에는 광대역 고속 샘플링 입력단을 제안하였다. 또한, 증폭기의 높은 DC 전압이득을 확보하기 위하여 이득-부스팅 기법이 적용된 증폭기를 SHA 및 multiplying D/A 변환기 (multiplying digital-to-analog converter : MDAC)에사용하였으며, 바이어스 및 증폭기 회로에서 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 또한, 온-칩 기준전류 및 전압회로에는 아날로그 전원전압을 별도로 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음이나 간섭에 의한 성능저하를 완화하였다. 제안하는 ADC의 전체 구조는 II장에서 간략히 설명하며, III장에서는 제안하는 각종 다양한 회로설계 기법을 요약한다.
software-defined radio (SDR) 기술의 장점은?
최근 software-defined radio (SDR) 기술은 단일 하드웨어 플랫폼 상에서 다양한 무선통신 응용분야를 소프트웨어적인 재구성을 통해 최소의 하드웨어 비용으로 구현할 수 있는 장점을 가지기 때문에 차세대 통신 및 고속 디지털 신호처리를 위하여 광범위하게 사용되고 있으며 관련 연구가 활발히 진행되고 있다[1] .이러한 SDR 기술을 적용한 고속 신호처리 시스템은 샘플링 주파수를 상회하는 intermediate frequency (IF) 대역 신호를 기저 대역으로 다운 변환 없이 직접적으로 처리하는 기능의 필요성이 증대되고 있으며, 이때 이러한 IF 대역 신호를 직접적으로 처리할 수 있는 A/D 변환기 (analog-to-digital converter : ADC)가 필수적으로 요구된다[1～4] .
고해상도 파이프라인 ADC를 구현하는 경우의 단점은?
IF 대역 이상의 광대역 주파수를 가지는 입력신호를 높은 샘플링 주파수에서 각종 잡음을 최소화하며 높은 해상도로 처리하기 위하여 파이프라인 구조의 ADC가 주로 사용된다. 그러나 나노미터 수준의 미세공정을 사용하여 고해상도 파이프라인 ADC를 구현하는 경우, 낮아진 전원전압에 의해 입력신호범위가 그만큼 제한되어 높은 신호 대 잡음비 (signal-to-noise-ratio : SNR) 성능을 얻기 어려우며, 소자의 낮은 출력 임피던스로 인해 높은 DC 전압이득을 가지는 증폭기 설계가 어려워지는 단점이 있다[5～6] .
참고문헌 (26)
M. Dillinger, N. Alonistioti, and K. Madani, "Software Defined Radio: Architectures, Systems and Functions," Wiley, 2003.
R. H. Hosking, "Critical Techniques for High Speed A/D Converters in Real-Time Systems," PENTEK, 2010.
H. M. Seo, C. G. Woo, and P. Choi, "Relationship Between ADC Performance and Requirements of Digital-IF Receiver for WCDMA Base-Station," IEEE Trans. on Vehicular Technology, vol. 52, no. 5, pp. 1398-1408, Sep. 2003.
A. M. A. Ali, et al., "A 16-bit 250-MS/s IF Sampling Pipelined ADC With Background Calibration," IEEE J. Solid-State Circuits, vol. 45, no. 12, pp. 2602-2612, Dec. 2010.
T. J. An, et al., "10b 150MS/s $0.4mm^2$ 45nm CMOS ADC Based on Process-Insensitive Amplifiers," Proc. ISCAS, pp. 361-364, May 2013.
Y. H. Kim, et al., "A 10-bit 300MSample/s Pipelined ADC using Time-Interleaved SAR ADC for Front-End Stages," Proc. ISCAS, pp. 4041-4044, May 2010.
P. Huang, et al, "SHA-Less Pipelined ADC With In Situ Background Clock-Skew Calibration," IEEE J. Solid-State Circuits, vol. 46, no. 8, pp. 1893-1903, Aug. 2011.
B. Peng, et al., "A 48-mW, 12-bit, 150-MS/s Pipelined ADC with Digital Calibration in 65nm CMOS," in Proc. CICC, pp.1-4, Sept. 2011.
H. W. Chen, at al, "A 10-b 320-MS/s Stage- Gain-Error Self-Calibration Pipeline ADC," IEEE J. Solid-State Circuits, vol. 47, no. 6, pp. 1334-1343, Jun. 2012.
Y. J. Kim, et al., "A 9.43-ENOB 160MS/s 1.2V 65nm CMOS ADC based on multi-stage amplifiers," in Proc. CICC, pp.271-274, Sept. 2009.
Y. J. Kim and S. H. Lee, "A 10-b 120-MS/s 45 nm CMOS ADC using a re-configurable three-stage switched amplifier," Analog Integrated Circuits and Signal Processing, vol. 72, no. 1, pp.75-87, July 2012.
C. Y. Chen, et al, "A 12-Bit 3 GS/s Pipeline ADC With 0.4 $mm^2$ and 500 mW in 40 nm Digital CMOS," IEEE J. Solid-State Circuits, vol. 47, no. 4, pp. 1013-1021, Apr. 2012.
Y. J. Kim, K. H. Lee, M. H. Lee, and S. H. Lee, "A 0.31pJ/conversion-step 12-bit 100MS/s 0.13um CMOS A/D converter for 3G communication system," IEICE Trans. on Electronics, vol. E92-C, no. 9, pp. 1194-1200, Sept. 2009.
M. M. Ahmadi, "A New Modeling and Optimization of Gain-Boosted Cascode Amplifier for High-Speed and Low-Voltage Applications," IEEE Trans. Circuits Syst. II, vol. 53, no. 3, pp. 169-173, Mar. 2006.
K. Bult and J. G. M. Geelen, "A Fast-Settling CMOS Op Amp for SC Circuits with 90-dB DC Gain," IEEE J. Solid-State Circuits, vol. 25, no. 6, pp. 1379-1384, Dec. 1990.
P. G. Drennan, et al., "Implications of proximity effects for analog design," in Proc. CICC, pp. 169-176, Sept. 2006.
Seung-Jae Park, Byeong-Woo Koo, and Seung-Hoon Lee, "A 12b 100MS/s 1V 24mW 0.13um CMOS ADC for Low-Power Mobile Applications," Journal of the Institute of Electronics and Information Engineers, vol. 47, SD, no. 8, pp. 56-63, Aug. 2010.
J. S. Park, et al, "A 12b 100 MS/s Three-Step Hybrid Pipeline ADC Based on Time-Interleaved SAR ADCs," Journal of Semiconductor Technology and Science, vol. 14, no. 2, pp. 189-197, Apr. 2014.
Tai-Ji An, et al, "A 1.1V 12b 100MS/s $0.43mm^2$ ADC based on a low-voltage gain-boosting amplifier in a 45nm CMOS technology," Journal of the Institute of Electronics and Information Engineers, vol. 50, SD, no. 7, pp. 122-130, Jul. 2013.
C. Jack, B. Lane, and H. S. Lee, "A zero-crossing based 12b 100MS/s pipeline ADC with decision boundary gap estimation calibration," in Symp. VLSI Circuits Dig. Tech. Papers, pp. 237-238, June 2010.
D. H. Hwang, et al, "A Range-Scaled 13b 100MS/s $0.13{\mu}m$ CMOS SHA-Free ADC Based on a Single Reference," Journal of Semiconductor Technology and Science, vol. 13, no. 2, pp. 98-107, Apr. 2013.
A. Panigada and I. Galton, "A 130mW 100MS/s Pipelined ADC with 69dB SNDR Enabled by Digital Harmonic Distortion Correction," IEEE J. Solid-State Circuits, vol. 44, no. 12, pp. 3314- 3328, Dec. 2009.
P. Bogner, F. Kuttner, C. Kropf, T. Hartig, M. Burian, and H. Eul, "A 14b 100MS/s Digitally Self-Calibrated Pipelined ADC in $0.13{\mu}m$ CMOS," in ISSCC Dig. Tech Paper, pp. 224-225, Feb. 2006.
Z. Wang, M. Wang, W. Gu, C. Chen, F. Ye, and J. Pen, "A High-Linearity Pipelined ADC With Opamp Split-Sharing in a Combined Front-End of S/H and MDAC1," IEEE Trans. Circuits Syst. I, vol. 60, no. 11, pp. 2834-2844, Nov. 2013.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.