[논문]낮은 잡음 특성을 가지기 위해 이중 루프의 구조를 가지는 위상고정루프 구현

최영식; 안성진

doi:10.6109/jkiice.2016.20.4.819

낮은 잡음 특성을 가지기 위해 이중 루프의 구조를 가지는 위상고정루프 구현
Design of Dual loop PLL with low noise characteristic 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.20 no.4, 2016년, pp.819 - 825

최영식 (Department of Electronic Engineering, Pukyong National University) , 안성진 (Department of Electronic Engineering, Pukyong National University)

초록
AI-Helper

본 논문에서는 기존의 위상 고정 루프를 병렬 형태로 이중 루프를 구성하였다. 두 개의 루프를 통해서 전달 특성에 따라 원하는 크기의 대역폭을 만든다. 대역 폭의 형태는 동작하는 주파수 대역에서 잡음을 최소화 할 수 있는 위상 고정 루프를 설계하였다. 제안한 위상고정루프는 두 가지 필터를 제어하기 위하여 두 개의 기울기 값을 가지는 전압제어 발진기를 사용하였다. 또한 정확한 위상 고정을 위하여 위상 고정 상태 표시기를 사용하였다. 전체적인 위상 고정 루프가 안정적인 동작하기 위하여 각 각의 루프가 각각 $58.2^{\circ}$, $49.4^{\circ}$의 위상 여유를 가지고 있으며 두 개의 루프를 합쳤을 때에도 $45^{\circ}$이상의 안정적인 위상 여유를 가지는 것을 확인 할 수 있다. 제안된 위상 고정 루프는 1.8V 0.18um CMOS 공정을 이용하여 설계 되었다. 시뮬레이션 결과는 이중 루프를 가지고 위상고정루프의 구조가 원하는 출력 주파수를 생성하며 안정적으로 동작하는 것을 보여 주었다.

Abstract ▼ AI-Helper

In this paper, a phase locked loop structure with parallel dual loop which have a different bandwidth has been proposed. The bandwidths depending on transfer functions are obtained through dual loops. Two different bandwidths of each loop are used to suppress noise on the operating frequency range. The proposed phase locked loop has two different voltage controlled oscillator gains to control two different wide and narrow loop filters. Furthermore, it has the locking status indicator to achieve an accurate locking condition. The phase margin of $58.2^{\circ}$ for wide loop and $49.4^{\circ}$ for narrow loop is designed for stable operation and the phase margin of $45^{\circ}$ is maintained during both loops work together. It has been designed with a 1.8V 0.18um complementary metal oxide semiconductor (CMOS) process. The simulation results show that the proposed phase locked loop works stably and generates a target frequency.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

본 논문에서는 각 루프의 대역폭과 크기를 조절하여 잡음 특성을 개선 할 수 있는 새로운 위상고정루프를 제안하였다. 제안된 위상고정루프는 각각 충분한 위상 여유를 가진 넓은 루프와 좁은 루프를 병렬로 연결하였고, 안정된 동작을 위하여 위상상태 표시기를 도입하였다.
본 논문에서는 위상 고정 상태 표시기를 사용하고, 넓은 루프와 좁은 루프를 가지는 두 개의 위상고정루프 루프를 병렬로 연결하여 위상 잡음 특성을 개선 할 수 있는 새로운 구조의 위상고정루프를 제시 하였다. Ⅱ와Ⅲ장에서는 회로의 특징과 위상 잡음 특성 분석에 대하여 설명한다.

제안 방법

기본 위상고정루프에서는 안정한 동작을 위해서는 대역폭이 최소 기준 신호 주파수보다 1/10이 되어야 하고 충분한 위상 여유를 가져야 한다. 그러기 위해서 각 루프의 C_zw, C_zn의 크기가 C_pw, C_pn의 크기보다 10배 이상이 되도록 하는 일반적인 설계 방법을 따라 설계 하였다.
제안한 위상고정루프는 두 가지 필터를 제어하기 위하여 두 개의 기울기 값을 가지는 전압제어 발진기를 사용하였다. 또한 정확한 위상 고정을 위하여 위상 고정 상태 표시기를 사용하였다. 본 논문에서 위상고정루프는 좁은 대역폭을 가지는 루프와 넓은 대역폭을 가지는 루프, 즉 2개의 루프를 가지고 동작하게 된다.
또한 정확한 위상 고정을 위하여 위상 고정 상태 표시기를 사용하였다. 본 논문에서 위상고정루프는 좁은 대역폭을 가지는 루프와 넓은 대역폭을 가지는 루프, 즉 2개의 루프를 가지고 동작하게 된다.
본 논문에서는 각 루프의 대역폭과 크기를 조절하여 잡음 특성을 개선 할 수 있는 새로운 위상고정루프를 제안하였다. 제안된 위상고정루프는 각각 충분한 위상 여유를 가진 넓은 루프와 좁은 루프를 병렬로 연결하였고, 안정된 동작을 위하여 위상상태 표시기를 도입하였다. 각 루프의 대역폭을 조절하여 원하는 주파수 범위에서 잡음 수준을 조절 할 수 있고, 위상상태 표시기를 도입하여 위상고정 시간도 기존 구조와 같은 크기로 구현 할 수 있다.
제안된 이중 루프를 가진 위상고정루프는 그림 1과같이 각각 2개의 위상주파수검출기, 전하펌프와 2차 루프필터, 그리고 위상 고정 상태 표시기(Locking status indicator; LSI), 두 개의 기울기 값을 가지는 전압제어 발진기, 그리고 분주기로 구성된다. 기본 위상고정루프에서는 안정한 동작을 위해서는 대역폭이 최소 기준 신호 주파수보다 1/10이 되어야 하고 충분한 위상 여유를 가져야 한다.
제안한 위상고정루프는 두 가지 필터를 제어하기 위하여 두 개의 기울기 값을 가지는 전압제어 발진기를 사용하였다. 또한 정확한 위상 고정을 위하여 위상 고정 상태 표시기를 사용하였다.
여기서 Z_n, Z_w는 영점의 위치를 P_n, P_w는 극점의 위치를 나타낸다. 충분한 위상 여유를 가지도록 각 루프에서 C_z, C_p의 크기를 설계한다.

대상 데이터

제안한 구조의 위상고정루프는 0.18um CMOS공정을 사용하여 시뮬레이션 하였다. 125MHz의 입력 주파수와 64분주를 가지며, 출력 주파수는 1GHz이다.

성능/효과

125MHz의 입력 주파수와 64분주를 가지며, 출력 주파수는 1GHz이다. 그림10(a)의 시뮬레이션 결과는 전체 회로가 50us에 위상이 고정된다는 것을 보여주고 있다. 위상의 고정 여부는 LSI의 동작을 통해서도 알 수 있는데 그림 10(b)를 통해서 약 46us에서 위상이 고정되는 것을 조금 더 정확하게 알 수 있다.
그림 10(c)는 LSI에서 ‘high’값이 나오는 46us에서 넓은 루프회로의 V_LF,W가 전하 펌프에 의해서 정상적으로 동작하는 것을 알 수 있다. 결과적으로 넓은 루프의 루프 필터 전압이 Fix회로에 의해 먼저 일정하게 되고 좁은 루프의 루프 필터 전압이 일정해지므로 전체위상고정루프의 위상 고정시간은 좁은 루프의 대역폭에 의해 결정된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	통신에 응용되는 위상고정루프의 경우 어떤 것이 중요한가?	시스템은 더욱 더 고속화되고 저 전력화 되면서 잡음의 영향이 점점 커지고 있다. 통신에 응용되는 위상고정루프의 경우, 잡음 특성이 회로의 성능에 직접적인 영향을 미쳐 좋은 잡음 특성을 가지는 회로를 설계하는 것이 매우 중요하다[4]. 위상고정루프의 출력 위상 잡음은 보통 전압제어발진기(VCO), 위상주파수검출기(PFD), 전하펌프(CP), 분주기(Divider) 그리고 입력 기준 신호의 잡음에서 발생한다.
	위상고정루프의 출력 위상 잡음은 주파수 영역별로 어떤 것이 지배적인가?	위상고정루프의 출력 위상 잡음은 보통 전압제어발진기(VCO), 위상주파수검출기(PFD), 전하펌프(CP), 분주기(Divider) 그리고 입력 기준 신호의 잡음에서 발생한다. 저 주파수 영역에서는 전하펌프, 위상주파수검출기, 그리고 기준신호의 위상잡음이 지배적인 반면, 높은 주파수 영역에서는 전압제어 발진기의 잡음이 지배적이다. 이러한 주파수 영역별 잡음을 낮추기 위해서는 적절한 대역폭을 설계하여야 한다[5].
	위상고정루프의 출력 위상 잡음은 어디서 발생하는가?	통신에 응용되는 위상고정루프의 경우, 잡음 특성이 회로의 성능에 직접적인 영향을 미쳐 좋은 잡음 특성을 가지는 회로를 설계하는 것이 매우 중요하다[4]. 위상고정루프의 출력 위상 잡음은 보통 전압제어발진기(VCO), 위상주파수검출기(PFD), 전하펌프(CP), 분주기(Divider) 그리고 입력 기준 신호의 잡음에서 발생한다. 저 주파수 영역에서는 전하펌프, 위상주파수검출기, 그리고 기준신호의 위상잡음이 지배적인 반면, 높은 주파수 영역에서는 전압제어 발진기의 잡음이 지배적이다.

참고문헌 (11)

D. Murphy, Q. J. Gu, Y.-C. Wu, H.-Y. Jian, Z. Xu, A. Tang, F. Wang, and M.-C. F. Chang, "A low phase noise, wideband and compact CMOS PLL for use in a heterodyne 802.15.3c transceiver," IEEE J. Solid-State Circuits, vol. 46, no. 7, pp. 1606-1617, Jul. 2011.

상세보기
Z. Xu, Q. J. Gu, Y.-C. Wu, H.-Y. Jian, and M.-C. F. Chang, "A 70-78-GHz integrated CMOS frequency synthesizer for-band satellite communications," IEEE Trans. Microw. Theory Tech, vol.59, no. 12, pp. 3206-3218, Dec. 2011.

상세보기
R. C. H. v. d. Beek, C. S. Vaucher, D. M. W. Leenaerts, E. A. M. Klumperink, and B. Nauta, "A 2.5-10-GHz clock multiplier unit with 0.22-ps RMS jitter in standard 0.18-mm CMOS," IEEE J. Solid-State Circuits, vol. 39, no. 11, pp. 1862-1872, Nov. 2004.

상세보기
Marianne M. Kamal, Emad W. El-Shewekh, and Muhammad H. EL-SABA, "Design and implementation of a low-phase-noise integrated CMOS Frequency Synthesizer for high - sensitivity narrow-band FM transceivers," Microelectronics, pp.167-175, Cairo, Egypt. Dec. 2003.
H.Y Chang, Y.L Yeh, Y.C Liu, M.H Li, K. Chen, "A low-jitter low-phase-noise 10-GHz sub-harmonically injection-locked PLL with self-aligned DLL in 65-nm CMOS technology," IEEE Trans. Microw. Theory Techn., vol. 62, No. 3, pp 543-555, March 2014.

상세보기
Youn-Gui Song, Young-Shig Choi and Ji-Goo Ryu, "A phase locked loop with resistance and capacitance scaling scheme," IEEK SD, vol. 46, no. 4, pp. 37-44, Apr. 2009.
Kyoohyun Lim, Chan-Hong Park, Dal-Soo Kim and Beomsup Kim, "A Low-Noise Phase-Locked Loop Design by Loop Bandwidth Optimization," IEEE J. Solid-State Circuits, vol. 35, no. 6, pp. 807-815, June 2000.

상세보기
Tsung-Hsien Lin and William J. Kaiser, "A 900-MHz 2.5-mA CMOS Frequency Synthesizer with an Automatic SC Tuning Loop," IEEE J. Solid-State Circuits, vol. 36, no. 3, pp. 424-431, March 2001.

상세보기
Shen Ye, Lars Jansson and Ian Galton, "A Multiple-Crystal Interface PLL With VCO Realignment to Reduce Phase Noise," IEEE J. Solid-State Circuits, vol. 37, no. 12, pp. 1795-1803, December 2002.

상세보기
J.Luo, Lei Zhang, Li Zhang, Y. Wang, Z. Yu, "A 24GHz low power and low phase noise PLL frequency synthesizer with constant Kvco for 60GHz wireless applications," Circuits and Systems IEEE, pp. 2940-2543, October 2015.
Youn-Gui Song, Young-Shig Choi and Ji-Goo Ryu, "A fast locking Phase Locked Loop with multiple charge pumps", IEEK SD, vol 46, Feb. 2009.

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증