[논문]AMOLED 컬럼 구동회로 응용을 위한 시분할 기법 기반의 면적 효율적인 10b DAC

김원강; 안태지; 이승훈

doi:10.5573/ieie.2016.53.5.087

AMOLED 컬럼 구동회로 응용을 위한 시분할 기법 기반의 면적 효율적인 10b DAC
An Area-Efficient Time-Shared 10b DAC for AMOLED Column Driver IC Applications 원문보기

Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지, v.53 no.5, 2016년, pp.87 - 97

김원강 (서강대학교 전자공학과) , 안태지 (서강대학교 전자공학과) , 이승훈 (서강대학교 전자공학과)

초록
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본 논문에서는 시분할 기법을 적용하여 AMOLED 컬럼 구동회로용 DAC의 유효 채널 면적을 최소화한 2단 저항 열 기반의 10비트 DAC를 제안한다. 제안하는 DAC는 시분할 기법 기반의 DEMUX, 6비트 및 4비트의 2단 저항 열 구조를 기반으로 하는 롬 구조의 디코더를 2단계로 사용하여 기존의 디스플레이용 DAC보다 빠른 변환속도를 가지는 동시에 하나의 패널 컬럼 구동을 위한 DAC의 유효 면적을 최소화하였다. 두 번째 단 4비트 저항 열에서는 DAC 채널의 면적과 부하 영향을 줄이는 동시에 버퍼 증폭기로 인한 채널 간 오프셋 부정합을 제거하기 위해 기존의 단위-이득 버퍼 대신 간단한 구조의 전류원으로 대체하였다. 제안하는 1:24 DEMUX는 하나의 클록과 5비트 2진 카운터만을 사용하여, 하나의 DAC 채널이 24개의 컬럼을 순차적으로 구동할 수 있도록 하였다. 각 디스플레이 컬럼을 구동하는 출력 버퍼 입력 단에는 0.9pF의 샘플링 커패시터와 작은 크기의 source follower를 추가하여 top-plate 샘플링 구조를 사용하면서 채널 전하 주입에 의한 영향을 최소화하는 동시에 출력 버퍼의 신호정착 정확도를 향상시켰다. 제안하는 DAC는 $0.18{\mu}m$ CMOS 공정으로 제작하였으며, DAC 출력의 정착 시간은 입력을 '$000_{16}$'에서 '$3FF_{16}$'으로 인가했을 때 62.5ns의 수준을 보인다. 제안하는 DAC 단위 채널의 면적 및 유효 채널 면적은 각각 $0.058mm^2$ 및 $0.002mm^2$이며, 3.3V의 아날로그 및 1.8V의 디지털 전원 전압에서 6.08mW의 전력을 소모한다.

Abstract ▼ AI-Helper

This work proposes a time-shared 10b DAC based on a two-step resistor string to minimize the effective area of a DAC channel for driving each AMOLED display column. The proposed DAC shows a lower effective DAC area per unit column driver and a faster conversion speed than the conventional DACs by employing a time-shared DEMUX and a ROM-based two-step decoder of 6b and 4b in the first and second resistor string. In the second-stage 4b floating resistor string, a simple current source rather than a unity-gain buffer decreases the loading effect and chip area of a DAC channel and eliminates offset mismatch between channels caused by buffer amplifiers. The proposed 1-to-24 DEMUX enables a single DAC channel to drive 24 columns sequentially with a single-phase clock and a 5b binary counter. A 0.9pF sampling capacitor and a small-sized source follower in the input stage of each column-driving buffer amplifier decrease the effect due to channel charge injection and improve the output settling accuracy of the buffer amplifier while using the top-plate sampling scheme in the proposed DAC. The proposed DAC in a $0.18{\mu}m$ CMOS shows a signal settling time of 62.5ns during code transitions from '$000_{16}$' to '$3FF_{16}$'. The prototype DAC occupies a unit channel area of $0.058mm^2$ and an effective unit channel area of $0.002mm^2$ while consuming 6.08mW with analog and digital power supplies of 3.3V and 1.8V, respectively.

주제어

AI 본문요약
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문제 정의

본 논문에서는 고해상도 AMOLED 패널의 컬럼 구동을 위해 저면적 및 고속의 R-FR 10비트 DAC를 제안하였다. 제안하는 DAC는 컬럼 구동회로의 소면적 구현을 위해 시분할 기법을 적용하여 하나의 DAC 채널이 다중 컬럼을 구동함으로써 고해상도 컬럼 구동회로의 면적을 최소화하였다.

제안 방법

높은 해상도를 가지면서도 작은 면적을 차지하는 DAC의 구현을 위한 시분할 기법 적용 시 DAC의 요구되는 동작 속도를 만족시키기 위해, 기존의 트리 구조 디코더가 아닌 롬 구조 디코더를 사용하여, 고해상도 R DAC 구현 시 신호경로 상의 직렬 온-저항으로 인해 발생하는 RC 지연시간을 최소화하였다^[7]. 하나의 신호경로에서 스위치 개수에 따른 RC 시상수는 식 (1)과 같으며, 두 가지 구조에 따른 6비트 디코더의 RC 시상수 비교 예제는 그림 5와 같다.
단일 DAC 채널의 첫 번째 단에서 글로벌 저항열에 의해서 나누어진 두 인접한 전압 VH와 VL을 상위 6비트에 따라 선택하기 위한 6비트 롬 구조의 디코더는 그림 7의 우측과 같이 2단으로 구현하였다. 본 논문에서 사용한 2단 롬 구조의 디코더는 4개의 16-to-2 전압 선택기 (Voltage Selector) 및 1개의 8-to-2 전압 선택기로 구현하여 회로 설계 및 레이아웃을 간소화하였다.
이를 최소화하기 위해 일반적으로 CMOS 스위치, 더미 스위치, bottom-plate 샘플링 구조 등을 사용할 수도 있으나, CMOS 스위치 및 더미 스위치의 경우 신호 범위가 rail-to-rail로 동작하는 본 응용에서는 신호 크기 및 공정 변화에 민감한 단점이 있으며, bottom -plate 샘플링 구조의 경우 추가적인 클록을 필요로 하여 본 논문에서 제안하는 단일 클록 기반의 시분할 구동 기법에는 부적합하다. 따라서 top-plate 샘플링 구조를 사용하면서도 채널 전하 주입을 최소화하기 위해, 모의실험을 통해 채널 전하 주입으로 인한 전압 변화가 2.7Vpp의 입력에서 10비트의 1/2LSB인 1.31mV 보다 작도록 900fF 수준의 샘플링 커패시터를 사용하였다. 증가된 크기의 샘플링 커패시터로 인해 증폭기 면적이 일부 증가하나, 컬럼 구동회로 면적의 대부분을 차지하는 DAC의 유효 면적이 시분할 기법을 통해 대폭 감소함으로써 전체 컬럼 구동회로의 면적은 상당히 줄어든다.
따라서 본 논문에서는 고해상도 모바일 디스플레이 패널 응용에서 요구되는 소면적 및 200Hz/frame의 고속 동작을 동시에 구현하기 위해, 그림 2(b)와 같이 하나의 고속 DAC에 다수의 컬럼 버퍼가 연결된 시분할 기법을 적용하였다.
3ns 이하의 DAC 정착 시간을 확보하기 어렵다. 따라서 본 논문에서는 이와 같은 문제를 해결하기 위해 2단계 롬 구조의 디코더를 적용하여 직렬 스위치를 단 두개만을 사용함으로써 각 컬럼 당 요구되는 83.3ns 이하의 DAC 정착 시간을 만족시켰으며, 자세한 설명은 III장에서 다룬다.
소면적 DAC 채널의 구현을 위해 2단 저항 열 DAC 구조에서 주로 사용되는 단위-이득 버퍼를 간단한 구조의 캐스코드 전류원으로 대체하여 증폭기로 인한 추가 면적 및 오프셋 부정합 문제를 감소시켰다. 또한, 다중 컬럼 구동에서 연속으로 동작하는 출력 버퍼의 입출력 정확도를 향상시키기 위해 충분한 크기의 샘플링 커패시터 및 작은 크기의 source follower 입력 단을 추가하여 top-plate 샘플링 구조를 가지면서도 10비트 해상도에서 정확도를 유지하는 class-AB 증폭기를 제안하였다. 다양한 회로 설계 기법을 적용하여 0.
제안하는 DAC는 컬럼 구동회로의 소면적 구현을 위해 시분할 기법을 적용하여 하나의 DAC 채널이 다중 컬럼을 구동함으로써 고해상도 컬럼 구동회로의 면적을 최소화하였다. 또한, 롬 구조의 디코더를 사용하여 기존에 많이 사용되는 트리 구조의 RC 지연시간 문제를 최소화하고, 동시에 2단 롬 구조를 사용함으로써 디지털 팬-인을 감소시켜 저항 열 DAC의 고속 동작이 가능하게 하였다. 소면적 DAC 채널의 구현을 위해 2단 저항 열 DAC 구조에서 주로 사용되는 단위-이득 버퍼를 간단한 구조의 캐스코드 전류원으로 대체하여 증폭기로 인한 추가 면적 및 오프셋 부정합 문제를 감소시켰다.
불필요한 추가 클록을 사용하지 않고 24개 컬럼을 구동하기 위해 1:24 DEMUX를 사용하여 단일 클록만으로 다중 컬럼 구동을 가능하게 하였으며, DAC의 고속 동작을 위해 2단계 롬 구조의 디코더를 사용하여 기존의 트리 구조의 디코더 스위치들의 직렬연결로 인한 R DAC 내의 RC 지연시간을 최소화하였다. 또한, 신호 전압이 rail-to-rail로 변하는 디스플레이 컬럼 구동 환경에서 높은 전압 이득과 낮은 소비전력을 얻으면서도 다중 컬럼 구동을 위해 높은 정확도를 갖는 class-AB 증폭기를 출력 버퍼로 사용하였으며^[13～14], 기존의 증폭기 구조에서 하나의 샘플링 커패시터와 간단한 source follower 입력단을 추가하여 증폭기의 출력 정확도를 향상시켰다.
단일 DAC 채널의 첫 번째 단에서 글로벌 저항열에 의해서 나누어진 두 인접한 전압 VH와 VL을 상위 6비트에 따라 선택하기 위한 6비트 롬 구조의 디코더는 그림 7의 우측과 같이 2단으로 구현하였다. 본 논문에서 사용한 2단 롬 구조의 디코더는 4개의 16-to-2 전압 선택기 (Voltage Selector) 및 1개의 8-to-2 전압 선택기로 구현하여 회로 설계 및 레이아웃을 간소화하였다.
본 논문에서 제안하는 R-FR 구조 기반의 10비트 DAC는 그림 3과 같이 6비트 글로벌 저항열, 첫 번째 단의 6비트 디코더, 두 번째 단의 4비트 플로팅 저항열 및 디코더, 1:24 DEMUX, 출력 버퍼로 구성된다.
하나의 DAC 채널이 하나의 컬럼을 구동하는 기존의 방식과는 달리, 제안하는 DAC에서는 시분할 기법을 적용하여 하나의 DAC 채널이 24개의 다수 컬럼을 구동하였으며 이에 따라 하나의 컬럼을 구동하는 DAC 채널의 유효 면적을 최소화하였다. 불필요한 추가 클록을 사용하지 않고 24개 컬럼을 구동하기 위해 1:24 DEMUX를 사용하여 단일 클록만으로 다중 컬럼 구동을 가능하게 하였으며, DAC의 고속 동작을 위해 2단계 롬 구조의 디코더를 사용하여 기존의 트리 구조의 디코더 스위치들의 직렬연결로 인한 R DAC 내의 RC 지연시간을 최소화하였다. 또한, 신호 전압이 rail-to-rail로 변하는 디스플레이 컬럼 구동 환경에서 높은 전압 이득과 낮은 소비전력을 얻으면서도 다중 컬럼 구동을 위해 높은 정확도를 갖는 class-AB 증폭기를 출력 버퍼로 사용하였으며^[13～14], 기존의 증폭기 구조에서 하나의 샘플링 커패시터와 간단한 source follower 입력단을 추가하여 증폭기의 출력 정확도를 향상시켰다.
또한, 롬 구조의 디코더를 사용하여 기존에 많이 사용되는 트리 구조의 RC 지연시간 문제를 최소화하고, 동시에 2단 롬 구조를 사용함으로써 디지털 팬-인을 감소시켜 저항 열 DAC의 고속 동작이 가능하게 하였다. 소면적 DAC 채널의 구현을 위해 2단 저항 열 DAC 구조에서 주로 사용되는 단위-이득 버퍼를 간단한 구조의 캐스코드 전류원으로 대체하여 증폭기로 인한 추가 면적 및 오프셋 부정합 문제를 감소시켰다. 또한, 다중 컬럼 구동에서 연속으로 동작하는 출력 버퍼의 입출력 정확도를 향상시키기 위해 충분한 크기의 샘플링 커패시터 및 작은 크기의 source follower 입력 단을 추가하여 top-plate 샘플링 구조를 가지면서도 10비트 해상도에서 정확도를 유지하는 class-AB 증폭기를 제안하였다.
기존의 common source 입력 단만을 가지는 증폭기의 경우, OUTP 신호의 느린 정착에 따라 rail-to-rail 입력 단인M1-M4 각각의 C GS 로 인해 각 입력 단의 V GS 가변화하여 빠르게 정착해 샘플링된 AINP 입력신호를 오염시킨다. 이를 방지하기 위해 간단한 구조의 source follower 입력 단인 M21-M24를 추가하여 증폭기 입력 AINP와 출력 OUTP를 분리함으로써, 기생 커패시턴스로 인한 증폭기 출력의 오차를 최소화하였다.
첫 번째는 단일 클록 기반의 다중 컬럼 구동 시 발생하는 채널 전하 주입 문제로 top-plate 샘플링을 하는 24개 증폭기 각 입력 단으로 DAC 출력이 순차적으로 인가되는 과정에서 스위치 오프 동작 시 발생하여 증폭기의 선형성이 감소하게 된다. 이를 최소화하기 위해 일반적으로 CMOS 스위치, 더미 스위치, bottom-plate 샘플링 구조 등을 사용할 수도 있으나, CMOS 스위치 및 더미 스위치의 경우 신호 범위가 rail-to-rail로 동작하는 본 응용에서는 신호 크기 및 공정 변화에 민감한 단점이 있으며, bottom -plate 샘플링 구조의 경우 추가적인 클록을 필요로 하여 본 논문에서 제안하는 단일 클록 기반의 시분할 구동 기법에는 부적합하다. 따라서 top-plate 샘플링 구조를 사용하면서도 채널 전하 주입을 최소화하기 위해, 모의실험을 통해 채널 전하 주입으로 인한 전압 변화가 2.
그 결과로 인해 다소 느리게 변하는 출력 전압이 입력 단 트랜지스터의 게이트-소스 커패시턴스 C GS를 통해 샘플링이 완료된 입력으로 전달되어 최종 증폭기의 출력에 오차를 발생시킨다. 이와 같은 최종 증폭기의 출력 오차를 최소화하기 위해 본 논문에서는 간단한 source follower 입력 단을 추가한 class-AB 증폭기를 그림 12와 같이 제안하였다. 기존의 common source 입력 단만을 가지는 증폭기의 경우, OUTP 신호의 느린 정착에 따라 rail-to-rail 입력 단인M1-M4 각각의 C GS 로 인해 각 입력 단의 V GS 가변화하여 빠르게 정착해 샘플링된 AINP 입력신호를 오염시킨다.
제안하는 DAC는 WQXGA급 해상도를 갖는 AMOLED 디스플레이 컬럼 구동회로용 DAC를 구현하기 위해 다음과 같은 회로 설계 기법들을 적용하였다. 저항-플로팅 저항 열(resistor to floating resistor- string : R-FR) 구조를 적용하여 인터폴레이션 기반의 고해상도 DAC를 구현하면서도 증폭기를 사용하지 않아 증폭기 간의 오프셋 영향을 받지 않게 설계하였으며^[11～12], DAC의 전체 면적을 최소화하기 위해 제한된 유효라인 시간 내에서 하나의 DAC 채널이 24개의 패널 컬럼을 구동할 수 있도록 시분할 기법을 적용하였다.이를 추가 클록 없이 단 하나의 클록으로 구현하기 위해 1:24 DEMUX를 사용하였으며, DAC의 고속 동작을 위해 2단계 롬 구조의 디코더를 사용하였다.
전류 부정합을 감소시켰다. 전압 선택기는 첫 번째 단에서 사용한 전압 선택기와 유사한 2단 롬 구조를 사용하였으며, 각 채널마다 다중 컬럼 구동을 위한 1:24 DEMUX가 집적되었다.
제안하는 DAC는 WQXGA급 해상도를 갖는 AMOLED 디스플레이 컬럼 구동회로용 DAC를 구현하기 위해 다음과 같은 회로 설계 기법들을 적용하였다. 저항-플로팅 저항 열(resistor to floating resistor- string : R-FR) 구조를 적용하여 인터폴레이션 기반의 고해상도 DAC를 구현하면서도 증폭기를 사용하지 않아 증폭기 간의 오프셋 영향을 받지 않게 설계하였으며^[11～12], DAC의 전체 면적을 최소화하기 위해 제한된 유효라인 시간 내에서 하나의 DAC 채널이 24개의 패널 컬럼을 구동할 수 있도록 시분할 기법을 적용하였다.
07μs로, 트리 구조에 비해 롬 구조의 DAC는 10% 이하 수준의 빠른 정착 시간을 보인다. 제안하는 DAC는 이와 같은롬 구조 디코더 및 FR DAC 기반의 2단 저항 열구조와 함께 시분할 기법을 사용하여 하나의 컬럼 구동을 위한 DAC 단일 채널의 유효 면적을 최소화 하였다.
본 논문에서는 고해상도 AMOLED 패널의 컬럼 구동을 위해 저면적 및 고속의 R-FR 10비트 DAC를 제안하였다. 제안하는 DAC는 컬럼 구동회로의 소면적 구현을 위해 시분할 기법을 적용하여 하나의 DAC 채널이 다중 컬럼을 구동함으로써 고해상도 컬럼 구동회로의 면적을 최소화하였다. 또한, 롬 구조의 디코더를 사용하여 기존에 많이 사용되는 트리 구조의 RC 지연시간 문제를 최소화하고, 동시에 2단 롬 구조를 사용함으로써 디지털 팬-인을 감소시켜 저항 열 DAC의 고속 동작이 가능하게 하였다.
디스플레이용 DAC의 경우, 영상 정보의 기반이 되는 아날로그 전압이 디스플레이 상에서 전반적으로 균일하게 출력되도록 하는 것이 중요하다. 제안하는 R-FR DAC는 고해상도 DAC의 효율적인 면적 사용을 위해 R-R DAC 구조를 기반으로 하되^{[4, 6]}, 기존 구조에서 DAC 채널의 두 번째 단의 부하 효과를 감소시키기 위해 주로 사용되는 단위-이득 버퍼를 전류원으로 대체함으로써 증폭기 간 오프셋 부정합으로 인해 발생하는 DAC 출력 균일도의 저하 문제를 개선하였다^[11～12].
제안하는 시제품 DAC의 deviation of voltage output (DVO)은 1:1 및 1:24의 두 가지 모드로 측정을 진행하였다. 첫 번째 1:1 모드는 총 12개의 DAC가 각각의 해당 컬럼 버퍼로 연결되어 DAC간의 출력 전압 변동을 측정하며, 두 번째 1:24 모드에서는 하나의 DAC 출력이 총 24개의 컬럼 버퍼에 순차적으로 입력되어 시분할 성능에 따른 출력 전압 변동을 측정하였다.
제안하는 시제품 DAC의 정착 성능은 단일 DAC가 24개의 출력버퍼를 구동하는 1:24 모드에서 측정을 하였다. 그림 17은 디지털 입력 Din이 ‘000₁₆ ’에서 ‘3FF₁₆ ’로 변할 때 측정된 DAC의 출력파형이다.
제안하는 시제품 DAC의 deviation of voltage output (DVO)은 1:1 및 1:24의 두 가지 모드로 측정을 진행하였다. 첫 번째 1:1 모드는 총 12개의 DAC가 각각의 해당 컬럼 버퍼로 연결되어 DAC간의 출력 전압 변동을 측정하며, 두 번째 1:24 모드에서는 하나의 DAC 출력이 총 24개의 컬럼 버퍼에 순차적으로 입력되어 시분할 성능에 따른 출력 전압 변동을 측정하였다. 그림 15는 1:1 모드의 DVO 측정 결과이며, 디지털 입력 Din이 각각 ‘000 16 ’, ‘200 16 ’, ‘3FF 16 ’일 때, 최대 DVO값은 30mV, 28mV, 30mV를 나타낸다.

대상 데이터

18μm CMOS 공정을 사용하여 제작되었다. 시제품 DAC의 전체 칩 레이아웃은 그림 14와 같고, 12개 채널의 DAC와 24개의 컬럼 버퍼를 집적한 전체 칩 면적은 1.282mm² 이다. 시제품 DAC의 단위 채널 면적 및 유효 채널 면적은 각각 0.
저항-플로팅 저항 열(resistor to floating resistor- string : R-FR) 구조를 적용하여 인터폴레이션 기반의 고해상도 DAC를 구현하면서도 증폭기를 사용하지 않아 증폭기 간의 오프셋 영향을 받지 않게 설계하였으며^[11～12], DAC의 전체 면적을 최소화하기 위해 제한된 유효라인 시간 내에서 하나의 DAC 채널이 24개의 패널 컬럼을 구동할 수 있도록 시분할 기법을 적용하였다.이를 추가 클록 없이 단 하나의 클록으로 구현하기 위해 1:24 DEMUX를 사용하였으며, DAC의 고속 동작을 위해 2단계 롬 구조의 디코더를 사용하였다.또한, 신호 전압이 rail-to-rail로 변하는 디스플레이 컬럼 구동을 위해 class-AB 증폭기를 출력 버퍼로 사용하였다^[13～14].
제안하는 시제품 DAC는 0.18μm CMOS 공정을 사용하여 제작되었다.
한편, 외부 timing controller (T-CON)으로부터 다중 컬럼 구동을 위한 추가 클록을 제공받지 않고 단일 클록만으로 24개 컬럼의 순차적인 구동이 가능하도록 그림 10과 같은 5비트 이진 카운터 기반의 1:24 DEMUX를 사용하였다. 이 때 DEMUX로 인해 채널 DAC의 면적이 일부 증가하나, 추가 클록을 사용하지 않기 때문에 디스플레이 시스템의 모듈화 응용에 적합한 구조라는 장점이 있다.

데이터처리

제안하는 시제품 DAC의 측정된 성능을 표 1에 요약하였으며, 표 2에는 기존에 발표된 컬럼 구동회로용 DAC의 성능을 비교하였다. 시제품 DAC는 24개의 다채널 구동을 위해 각 컬럼 당 요구되는 83.

성능/효과

그 결과 24개 다중 컬럼의 출력 버퍼를 위한 DAC의 총 동작 시간은 2μs 이내이며, 각 컬럼 당 DAC 정착 시간은 83.3ns 이하로 요구된다.
두 번째 단의 FR DAC 구현을 위한 전류원은 캐스코드 기반의 전류 반복기를 사용하였으며, 식 (2)와 같이 정의된 전류와 동일한 전류를 두 번째 단 저항 열에 인가하여 첫 번째 단 저항 열에 발생할 수 있는 부하 효과를 최소화하였다.
또한, 롬 구조 디코더 사용 시 그림 6과 같이 2단계로 디코더를 구현함으로써 기존의 롬 구조의 디코더 사용 시 디지털 셀의 팬-인으로 인해 발생하는 신호 지연 시간을 추가적으로 감소시켰다.
롬 구조의 디코더 사용으로 단일 채널 DAC의 면적이 다소 증가할 수 있으나, 시분할 기법을 통해 DAC의 단위 컬럼 당 유효 면적을 대폭 감소시킴으로써 제안하는 DAC는 기존 R DAC보다 소면적으로 구현이 가능하다^[3].
본 논문에서 제안하는 DAC는 기존의 단조성이 보장되는 일반적인 저항 열 기반의 구조를 이용하면서도 소면적 채널 구현이 가능하였다. 특히, 시스템의 면적이 중요한 모바일 제품 응용 시, 소면적 DAC 집적으로 인해 컬럼 구동회로의 면적 및 개발 비용의 저감을 상당 부분 얻을 수 있을 것으로 예상된다.
제안하는 시제품 DAC의 측정된 성능을 표 1에 요약하였으며, 표 2에는 기존에 발표된 컬럼 구동회로용 DAC의 성능을 비교하였다. 시제품 DAC는 24개의 다채널 구동을 위해 각 컬럼 당 요구되는 83.3ns 이하의 DAC 정착 시간보다 약 20ns 이상의 여유가 있는 62.5ns의 정착 시간을 나타내며, 10비트 해상도에서 디스플레이 패널의 한 컬럼을 구동하는 DAC 채널 유효면적이 0.002mm²로써 타 논문에 비해 경쟁력 있는 것을 확인할 수 있다. 그 반면 DNL 및 INL 성능의 경우, 시제품 DAC 구조에서 두 번째 단 DAC의 전류원 부정합으로 성능 저하를 보이며, DNL 및 INL 성능을 타 논문 수준으로 향상시키기 위해 두번째 단 전류원의 정합특성을 개선할 필요가 있다.
제안하는 class-AB 증폭기의 모의실험 결과는 그림 13과 같고, 기존 증폭기에 시분할 구동 기법을 적용하는 경우 증폭기 입력 신호에 5.21mV의 오차가 발생한다. 제안하는 source follower 입력 단을 사용한 증폭기의 경우 1/2LSB인 1.
21mV의 오차가 발생한다. 제안하는 source follower 입력 단을 사용한 증폭기의 경우 1/2LSB인 1.31mV보다 매우 작은 0.05mV의 오차만 발생하여 증폭기 출력의 정확도가 향상된 것을 확인할 수 있다. 설계된 증폭기의 이득은 87.
제안하는 시제품 DAC의 differential non-linearity (DNL) 및 integral non-linearity (INL)는 그림 18과 같이 V_REFH =2.15V 와 V_REFL =1.15V의 기준 전압 범위에서 각각 0.62LSB 및 5.93LSB의 수준을 보인다.
31mV 보다 작도록 900fF 수준의 샘플링 커패시터를 사용하였다. 증가된 크기의 샘플링 커패시터로 인해 증폭기 면적이 일부 증가하나, 컬럼 구동회로 면적의 대부분을 차지하는 DAC의 유효 면적이 시분할 기법을 통해 대폭 감소함으로써 전체 컬럼 구동회로의 면적은 상당히 줄어든다.
총 10비트의 디지털 코드가 입력되면 글로벌 저항열의 인접한 두 노드 전압 VH 및 VL이 상위 6비트 디지털 코드에 의해 선택되어 두 번째 단 FR DAC에 연결되며, 이어서 VH 및 VL 사이의 16개 전압 중 하나가 하위 4비트 디지털 코드에 의해 선택되어 최종 DAC 출력이 출력 버퍼에 인가된다. 하나의 DAC 채널이 하나의 컬럼을 구동하는 기존의 방식과는 달리, 제안하는 DAC에서는 시분할 기법을 적용하여 하나의 DAC 채널이 24개의 다수 컬럼을 구동하였으며 이에 따라 하나의 컬럼을 구동하는 DAC 채널의 유효 면적을 최소화하였다. 불필요한 추가 클록을 사용하지 않고 24개 컬럼을 구동하기 위해 1:24 DEMUX를 사용하여 단일 클록만으로 다중 컬럼 구동을 가능하게 하였으며, DAC의 고속 동작을 위해 2단계 롬 구조의 디코더를 사용하여 기존의 트리 구조의 디코더 스위치들의 직렬연결로 인한 R DAC 내의 RC 지연시간을 최소화하였다.

후속연구

따라서, 제안하는 DAC의 DNL 및 INL 성능을 향상시키기 위해 두 번째 단 전류원 I_P 및 I_N간의 정합특성을 개선해야 한다. 이를 위해 shallow trench isolation (STI), well proximity 등의 공정 영향과 전원라인의 저항 성분에 의한 전압 강하를 최소화하는 레이아웃 기법 및 이를 고려한 포스트-레이아웃 시뮬레이션 검증이 필요하다.
이 때 DEMUX로 인해 채널 DAC의 면적이 일부 증가하나, 추가 클록을 사용하지 않기 때문에 디스플레이 시스템의 모듈화 응용에 적합한 구조라는 장점이 있다. 또한, 이진 카운터 기반의 DEMUX를 사용함으로써 DAC 동작 속도에 따라 간단한 로직 변경을 통해 더 많은 컬럼 구동을 위한 응용이 가능하다.
본 논문에서 제안하는 DAC는 기존의 단조성이 보장되는 일반적인 저항 열 기반의 구조를 이용하면서도 소면적 채널 구현이 가능하였다. 특히, 시스템의 면적이 중요한 모바일 제품 응용 시, 소면적 DAC 집적으로 인해 컬럼 구동회로의 면적 및 개발 비용의 저감을 상당 부분 얻을 수 있을 것으로 예상된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	스위치드-커패시터 기반의 cyclic DAC 구조를 적용하여 면적이 효율적인 고해상도 DAC를 구현할 때 어떤 문제점이 있는가?	그러나 R DAC는 해상도가 증가함에 따라 저항 및 디코더 스위치의 개수가 지수적으로 증가하여 면적 측면에서 비효율적인 단점이 있다. 이러한 단점을 극복하기 위해 2단 인터폴레이션 구조의 저항-저항 열 DAC (resistor to resistor-string DAC : R-R DAC) 또는 스위치드-커패시터 기반의 cyclic DAC 구조를 적용하여 면적이 효율적인 고해상도 DAC를 구현할 수있지만 [4～7] , 두 가지 구조 모두 채널 간에 발생하는 증폭기의 오프셋 부정합에 의하여 전체 컬럼 구동회로의 성능이 저하되는 문제점이 있다. 저항 열 기반의 변형된 증폭기 입력 단을 이용한 구조도 있으나 입력 단 소자 간의 부정합 또는 증폭기 간의 부정합 특성에 의해 선형성이 감소되는 단점을 갖는다[8～9].
	본 논문에서 제안한 저면적 및 고속의 R-FR 10비트 DAC는 어떻게 구성되어 있는가?	본 논문에서는 고해상도 AMOLED 패널의 컬럼 구동을 위해 저면적 및 고속의 R-FR 10비트 DAC를 제안하였다. 제안하는 DAC는 컬럼 구동회로의 소면적 구현을 위해 시분할 기법을 적용하여 하나의 DAC 채널이 다중 컬럼을 구동함으로써 고해상도 컬럼 구동회로의 면적을 최소화하였다. 또한, 롬 구조의 디코더를 사용하여 기존에 많이 사용되는 트리 구조의 RC 지연시간 문제를 최소화하고, 동시에 2단 롬 구조를 사용함으로써 디지털 팬-인을 감소시켜 저항 열 DAC의 고속 동작이 가능하게 하였다. 소면적 DAC 채널의 구현을 위해 2단 저항 열 DAC 구조에서 주로 사용되는 단위-이득 버퍼를 간단한 구조의 캐스코드 전류원으로 대체하여 증폭기로 인한 추가 면적 및오프셋 부정합 문제를 감소시켰다.
	DAC 출력 전압의 균일도를 확보하기 위해 사용되는 R DAC의 단점은 무엇인가?	이와 같은 요구사양을 만족하면서도 DAC 출력 전압의 균일도를 확보하기 위해 기존에는 저항 열 구조의 DAC (resistor- string DAC : R DAC)가 주로 사용되어 왔다[1～3]. 그러나 R DAC는 해상도가 증가함에 따라 저항 및 디코더 스위치의 개수가 지수적으로 증가하여 면적 측면에서 비효율적인 단점이 있다. 이러한 단점을 극복하기 위해 2단 인터폴레이션 구조의 저항-저항 열 DAC (resistor to resistor-string DAC : R-R DAC) 또는 스위치드-커패시터 기반의 cyclic DAC 구조를 적용하여 면적이 효율적인 고해상도 DAC를 구현할 수있지만 [4～7] , 두 가지 구조 모두 채널 간에 발생하는 증폭기의 오프셋 부정합에 의하여 전체 컬럼 구동회로의 성능이 저하되는 문제점이 있다.

참고문헌 (16)

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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