[논문]글리치를 고려한 매핑가능 클러스터 생성 방법을 이용한 저전력 알고리즘

김재진

doi:10.17662/ksdim.2016.12.2.007

Abstract ▼ AI-Helper

In this paper presents a low power algorithm using a feasible cluster generation method considered glitch. The proposed algorithm is a method for reducing power consumption of a given circuit. The algorithm consists of a feasible cluster generation process and glitches removal process. So that glitc...

In this paper presents a low power algorithm using a feasible cluster generation method considered glitch. The proposed algorithm is a method for reducing power consumption of a given circuit. The algorithm consists of a feasible cluster generation process and glitches removal process. So that glitches are not generated for the node to which the switching operation occurs most frequently in order to reduce the power consumption is a method for generating a feasible cluster. A feasible cluster generation process consisted of a node value set, dividing the node, the node aligned with the feasible cluster generation. A feasible cluster generation procedure is produced from the highest number of nodes in the output. When exceeding the number of OR-terms of the inputs of the selected node CLB prevents the signal path is varied by the evenly divided. If there are nodes with the same number of outputs selected by the first highest number of nodes in the input produces a feasible cluster. Glitch removal process removes glitches through the path balancing in the same manner as [5]. Experimental results were compared with the proposed algorithm [5]. Number of blocks has been increased by 5%, the power consumption was reduced by 3%.

주제어

AI 본문요약
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문제 정의

본 논문에서는 이러한 단점을 보완하여 DAG를 형성하고 있는 노드들 중에서 출력의 수와 입력의 수를 모두 고려하여 매핑가능 클러스터 생성 순서를 결정하고 입력 노드들의 분할을 균등하게 분할하여 글리치의 발생을 억제할 수 있는 저전력 알고리즘을 제안하였다.
본 논문은 글리치를 고려한 매핑가능 클러스터 생성 방법을 이용한 저전력 알고리즘을 제안하였다.

제안 방법

[5]의 저전력 알고리즘은 CLB로 구성되어 있는 CPLD를 대상으로 회로를 분할하는 방법을 제안하였다. CPLD를 구성하고 있는 CLB는 프로그램가능한 AND 어레이(array)와 고정된 OR 어레이로 구성되어 있어 제한점은 OR텀수가 된다.
[5]의 글리치 제거 방법은 DAG를 구성하고 있는 노드들 중에서 출력의 수가 가장 많은 노드부터 출력의 수에 따라 노드들을 검색하여 매핑가능 클러스터를 생성한다. 매핑가능 클러스터를 생성하고자 하는 노드에 대한 입력 경로에 대해 글리치 발생확률을 계산한 후 지연 소자를 삽입하여 글리치가 발생되지 않도록 회로를 분할하는 방법을 적용하였다. 그러나 이러한 방법은 매핑가능 클러스터를 생성하고자 하는 노드를 포함한 입력의 모든 노드들을 하나의 클러스터로 생성할 때에는 효과적이나 입력 노드들은 분할하여 매핑가능 클러스터를 생성할 때에는 매핑 가능 클러스터들 사이에 글리치가 발생될 수 있는 가능성이 높다는 단점이 있다.
제안한 알고리즘은 회로의 전력 소모를 감소시킬 수 있는 방법으로 DAG에서 스위칭 동작이 가장 많이 발생되는 노드에 대해 글리치가 생성되지 않도록 매핑가능 클러스터를 생성하는 방법을 제안하였다. 매핑가능 클러스터는 출력의 수를 최우선 고려하여 선정되며 같은 수의 출력을 가진 노드들 중에서 입력의 수가 가장 많은 클러스터를 최우선으로 선택하여 매핑가능 클러스터를 생성한다.

대상 데이터

MCNC 벤치마크 회로들은 조합논리회로와 순서논리회로가 있으며 그 중에서 11개의 회로를 선정하여 실험에 사용하였다. 회로구현을 위한 장비는 한백전자의 HBE-Combo Ⅱ-DLD로 실험하였으며 프로그램 툴은 Quartus 2를 사용하였다.
실험에 사용한 예제는 SIS에서 제공되는 MCNC 벤치마크 회로들의 불린 네트워크를 입력으로 사용하였다[10].

데이터처리

본 논문에서 제안한 방법에 대한 실험으로 [5]과 소모 전력을 비교하였다.
제한한 알고리즘을 적용한 결과를 [5]과 비교하였다. 비교 결과 면적은 증가되었으나 소모 전력은 6.
MCNC 벤치마크 회로들은 조합논리회로와 순서논리회로가 있으며 그 중에서 11개의 회로를 선정하여 실험에 사용하였다. 회로구현을 위한 장비는 한백전자의 HBE-Combo Ⅱ-DLD로 실험하였으며 프로그램 툴은 Quartus 2를 사용하였다. 실험결과 레포트(report) 파일의 일부를 캡쳐한 그림을 그림 7에 나타내었다.

이론/모형

회로를 소자(device)로 구현하기 위해 주로 사용되는 FPGA(Field Programmable Gate Array)와 CPLD(Complexity Programmable Logic Device)는 내부를 구성하고 있는 논리 블록(Logic Block)에 의해 회로 분할이 된다. 본 논문에서 적용하고자 하는 CPLD는 CLB(Common Logic Block)로 구성되어 있으며 기존에 발표된 알고리즘으로는 DDMAP과 TEMPLA, TMCPLD, PLAmap등이 있으며 CPLD에 대한 글리치 제거 방법을 이용한 저전력 알고리즘으로는 [5]이 있다[5-9].
따라서 글리치를 제거하기 위해서는 최장 경로를 검색하여 모든 경로의 지연시간과 게이트 단수 등을 동일하게 맞추는 방법이 가장 일반적인 글리치 제거 방법이다. 이러한 방법은 [5]에 제안되어있으며 정확한 소모 전력 비교을 위해 [5]의 방법을 적용하여 글리치를 제거하였다.

성능/효과

매핑가능 클러스터의 수에 따른 블록의 수는 13.6%증가되는 결과를 내타내었으나 소모 전력은 6.15% 감소된 결과를 나타내었다.

질의응답

핵심어	질문	논문에서 추출한 답변
	동적 전력을 감소시키기 위해 가장 많이 연구되고 있는 것은 무엇인가?	전력 소모의 가장 큰 원인은 충ㆍ방전 과정에서 발생되는 동적 전력(dynamic power)이다[1-2]. 동적 전력을 감소시키기 위해 가장 많이 연구되고 있는 것은 스위칭 동작(switching activity)을 감소시키는 것이다[3-4].
	전력 소모의 가장 큰 원인은 무엇인가?	저전력 회로 설계 방법에 대한 연구는 휴대용 전자제품의 수요가 급격히 증가되어 배터리와 같은 한정된 전력을 이용하여 많은 양의 연산과 동작이 가능하도록 진행되고 있다. 전력 소모의 가장 큰 원인은 충ㆍ방전 과정에서 발생되는 동적 전력(dynamic power)이다[1-2]. 동적 전력을 감소시키기 위해 가장 많이 연구되고 있는 것은 스위칭 동작(switching activity)을 감소시키는 것이다[3-4].
	매핑가능 클러스터 생성의 우선순위를 선정하기 위한 노드 값을 설정하는 요소에는 어떤 것이 있는가?	Node(i)OR_terms : Node(i)의 OR 텀수 Node(i)output : Node(i)의 출력 에지 수 Node(i)input : Node(i)의 입력 에지 수

참고문헌 (10)

S. Devadas, S. malik, "A Survey of Optimization Techniques Targeting Low Power VLSI Circuits," in Proc. 32nd DAC, June 1995, pp. 242-247.
A. Chandrakasan, T. Sheng, and R. Brodersen, "Low Power CMOS Digital Design," Journal of Solid State Circuits, vol. 27, no. 4, April 1992, pp. 473-484.

상세보기
S. ErColani et al., "Testability measures in pseudorandom testing," IEEE Trans. Conputer-Aided Design., vol. 11, 1992, pp. 794-800.

상세보기
J. Cong and Y. Ding, "FlowMap : An 'Optimal Technology Mapping Algorithm for Delay Optimization in Lookup-Table Based FPGA Designs," IEEE Transactions on Computer-Aided Design of Integrated Circuit and Systems, Vol. 13, No. 1, January 1994, pp.1-11.

상세보기
Kwan-Houng Lee, Jin-Gu Kang, Nam-Seo Park, Choong-Mo Yun, Jae-Jin Kim, "A Low Power Communication Circuit Design using Selective Glitch Removal Method," FGCN2008, 2008, pp. 51-56.
Jason Helge Anderson, Stephen Dean Brown, "Technology Mapping for Large Complex PLDs, Design Automation Conference," 1998, pp. 698-703.
M. Hashimoto, H. Onodera, and K. Tamaru, "A partical gate resizing technique considering glitch reduction for low power design," Proc. 1999 Design Automation Conference, June 1999, pp. 446-451.
Hosun Shin, Naeun Zang, Juho Kim, Stochastic Glitch Estimation and Path Balancing for Statistical Optimization, Proc. 2006 IEEE International SoC Conference, September 2006, pp. 85-88.
김유세, "저전력 설계를 위한 경로 상관관계를 고려한 확률적 글리치 예측 및 제거 방법," 서강대학교 대학원, 2007.
E. M. Sentovice et al., SIS : A system for sequential Circuit Synthesis, Technical Report UCM/ERL M92/41, Electronics Research Laboratory, Department of Electrical Engineering and Computer Science, University of California, Berkeley, 1992.

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