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NTIS 바로가기디지털산업정보학회논문지 = Journal of the Korea Society of Digital Industry and Information Management, v.12 no.2, 2016년, pp.7 - 14
In this paper presents a low power algorithm using a feasible cluster generation method considered glitch. The proposed algorithm is a method for reducing power consumption of a given circuit. The algorithm consists of a feasible cluster generation process and glitches removal process. So that glitc...
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핵심어 | 질문 | 논문에서 추출한 답변 |
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동적 전력을 감소시키기 위해 가장 많이 연구되고 있는 것은 무엇인가? | 전력 소모의 가장 큰 원인은 충ㆍ방전 과정에서 발생되는 동적 전력(dynamic power)이다[1-2]. 동적 전력을 감소시키기 위해 가장 많이 연구되고 있는 것은 스위칭 동작(switching activity)을 감소시키는 것이다[3-4]. | |
전력 소모의 가장 큰 원인은 무엇인가? | 저전력 회로 설계 방법에 대한 연구는 휴대용 전자제품의 수요가 급격히 증가되어 배터리와 같은 한정된 전력을 이용하여 많은 양의 연산과 동작이 가능하도록 진행되고 있다. 전력 소모의 가장 큰 원인은 충ㆍ방전 과정에서 발생되는 동적 전력(dynamic power)이다[1-2]. 동적 전력을 감소시키기 위해 가장 많이 연구되고 있는 것은 스위칭 동작(switching activity)을 감소시키는 것이다[3-4]. | |
매핑가능 클러스터 생성의 우선순위를 선정하기 위한 노드 값을 설정하는 요소에는 어떤 것이 있는가? | Node(i)OR_terms : Node(i)의 OR 텀수 Node(i)output : Node(i)의 출력 에지 수 Node(i)input : Node(i)의 입력 에지 수 |
S. Devadas, S. malik, "A Survey of Optimization Techniques Targeting Low Power VLSI Circuits," in Proc. 32nd DAC, June 1995, pp. 242-247.
A. Chandrakasan, T. Sheng, and R. Brodersen, "Low Power CMOS Digital Design," Journal of Solid State Circuits, vol. 27, no. 4, April 1992, pp. 473-484.
S. ErColani et al., "Testability measures in pseudorandom testing," IEEE Trans. Conputer-Aided Design., vol. 11, 1992, pp. 794-800.
J. Cong and Y. Ding, "FlowMap : An 'Optimal Technology Mapping Algorithm for Delay Optimization in Lookup-Table Based FPGA Designs," IEEE Transactions on Computer-Aided Design of Integrated Circuit and Systems, Vol. 13, No. 1, January 1994, pp.1-11.
Kwan-Houng Lee, Jin-Gu Kang, Nam-Seo Park, Choong-Mo Yun, Jae-Jin Kim, "A Low Power Communication Circuit Design using Selective Glitch Removal Method," FGCN2008, 2008, pp. 51-56.
Jason Helge Anderson, Stephen Dean Brown, "Technology Mapping for Large Complex PLDs, Design Automation Conference," 1998, pp. 698-703.
M. Hashimoto, H. Onodera, and K. Tamaru, "A partical gate resizing technique considering glitch reduction for low power design," Proc. 1999 Design Automation Conference, June 1999, pp. 446-451.
Hosun Shin, Naeun Zang, Juho Kim, Stochastic Glitch Estimation and Path Balancing for Statistical Optimization, Proc. 2006 IEEE International SoC Conference, September 2006, pp. 85-88.
김유세, "저전력 설계를 위한 경로 상관관계를 고려한 확률적 글리치 예측 및 제거 방법," 서강대학교 대학원, 2007.
E. M. Sentovice et al., SIS : A system for sequential Circuit Synthesis, Technical Report UCM/ERL M92/41, Electronics Research Laboratory, Department of Electrical Engineering and Computer Science, University of California, Berkeley, 1992.
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