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문제 정의
- 본 논문에서는 용량형 센서 계측 플랫폼을 위한 증폭기 공유기법이 적용된 저전력, 저잡음 IC 회로를 제안한다. 기존의 다단증폭기와는 다르게 증폭기 공유 기법을 이용하여 capacitive sensing amplifier (CSA) 를 설계했고 이를 통해 하나의 단일 증폭기로 기존 다단증폭기의 capacitive sensing 성능을 만족하는 회로를 구현하였다.
- 본 논문은 연산 증폭기 공유 기법을 이용한 저전력, 저잡음용량형 센싱집적회로를 제안했다. 연산 증폭기 공유 기법을 이용하여 하나의 증폭기로 2단 이상의 증폭기 성능을 구현한다.
제안 방법
- 또한, 1/fnoise, flicker noise 와 같은 저주파 대역의 noise 를 감소시키기 위해 correlated double sampling (CDS) 기법을 적용했다. Capacitive micro 센서와 입력단 사이에서 발생하는 parasitic capacitance 를 제거하기 위해서 capacitance offset calibration loop를 사용하여 binary search 기법으로 감쇠시킬 수 있도록 했다. Capacitive sensing chain 의 feedback capacitors, programmable gain registers, timing generator 의 registers 를 포함한 내부 회로들의 다양한 레지스터들을 조정하기 위해서 serial peripheral interface (SPI) 를 설계했고 이를 통해 디지털적으로 제어할 수 있다.
- 설계한 offset calibration circuit 은 comparator 와 SAR logic,multiplexer 를 사용하여 구성했다. Comparator 를 통해 증폭기의 differential 출력을 비교하고, D flip-flop 으로 구성된 SAR logic 에 비교한 값들을 저장한다. 이후에 multiplexer 회로를 거쳐 순차적으로 10-bit offset calibration capacitors 인 Cc1 과 Cc2의레지스터에값들을인가한다.
- 출력전압은 sampling 되어 SC LPF로 전달된다. Phase 1 부터 phase 4 까지의 과정을 통해 센서에 감지된 capacitance 를 전압으로 변환하고 이 전압을 증폭시켜 출력으로 내보내는 capacitive sensing amplifier 를 구현했다. 이에 대한 출력의 관계식은 식 (2) 에 나타내었다.
- 전체 회로는 증폭기 공유 기법이 적용된 단일 증폭기와 switched capacitor low pass filter (SC LPF), capacitance offset calibration loop, SAR ADC, SPI 로 구성되며 fully differential 증폭기 형태로 rail-to-rail 의 입력단과 folded cascade 구조의 출력단으로 구성된 core amplifier 를 설계했다. 그리고 core amplifier 내부에 switched capacitor common mode feedback (SC CMFB) 구조의 offset 보상 회로를 추가하여 강인한 공통모드 기준전압을 유지하도록 설계했다. Folded cascode 출력단으로 인해서 swing range 가 증가하고 SC CMFB 를 통해 기준 전압을 설정하여 출력 신호를 내보낸다.
- 본 논문에서는 용량형 센서 계측 플랫폼을 위한 증폭기 공유기법이 적용된 저전력, 저잡음 IC 회로를 제안한다. 기존의 다단증폭기와는 다르게 증폭기 공유 기법을 이용하여 capacitive sensing amplifier (CSA) 를 설계했고 이를 통해 하나의 단일 증폭기로 기존 다단증폭기의 capacitive sensing 성능을 만족하는 회로를 구현하였다.
- 8 은 설계한 capacitive sensing amplifier의 programmable offset calibration loop 의 레지스터를 조정하여 얻은 측정 결과이다. 설계한 offset calibration circuit 은 comparator 와 SAR logic,multiplexer 를 사용하여 구성했다. Comparator 를 통해 증폭기의 differential 출력을 비교하고, D flip-flop 으로 구성된 SAR logic 에 비교한 값들을 저장한다.
- 본 논문은 연산 증폭기 공유 기법을 이용한 저전력, 저잡음용량형 센싱집적회로를 제안했다. 연산 증폭기 공유 기법을 이용하여 하나의 증폭기로 2단 이상의 증폭기 성능을 구현한다. CSA 와 PGA 를 하나의 증폭기로 구현하여 면적과 잡음, 전력소모량을 줄일 수 있다.
- 용량형 계측 증폭기의 출력을 비교기를 통하여 비교하고 Dflip-flop 을 이용하여 설계한 10-bit binary search successive approximation register (SAR) logic 에 저장한다. 이렇게 저장된 신호들은 순차적으로 capacitor array 의 Cc1 과 Cc2 를 조정하는 control register 신호로 출력된다.
- 164 aFRMS 이다. 위와 같은 결과들을 통해 타 논문과의 전력, noise 에 대한 총괄적인 비교를 위해 figure of merit (FoM) 을 제시한다. FoM은전력과 integrated input referred noise 를곱하고이를 bandwidth(√Hz) 로 나눈 값이다.
- 32 fF/µm2) 이다. 이 capacitor 를 조정하기 위한 레지스터를 할당하여 레지스터를 조정하는 방법으로 offset calibration circuit 을 설계했다.
- 1 은 제안하는 저전력, 저잡음 용량형 센서 계측 플랫폼이다. 전체 회로는 증폭기 공유 기법이 적용된 단일 증폭기와 switched capacitor low pass filter (SC LPF), capacitance offset calibration loop, SAR ADC, SPI 로 구성되며 fully differential 증폭기 형태로 rail-to-rail 의 입력단과 folded cascade 구조의 출력단으로 구성된 core amplifier 를 설계했다. 그리고 core amplifier 내부에 switched capacitor common mode feedback (SC CMFB) 구조의 offset 보상 회로를 추가하여 강인한 공통모드 기준전압을 유지하도록 설계했다.
- 제안하는 센서 계측 플랫폼은 stand-alone 으로 동작하기 위해 내부에 relaxation oscillator 와 reference voltage, current 회로를 설계했다. 내부 relaxation oscillator 를 통해 master clock 을 생성하고 clock divider 를 통해 분주되어 각각 chopper 회로, core amplifier 와 SC CMFB, SC LPF 등과 같은 회로에 입력된다.
- Capacitive sensing chain 의 feedback capacitors, programmable gain registers, timing generator 의 registers 를 포함한 내부 회로들의 다양한 레지스터들을 조정하기 위해서 serial peripheral interface (SPI) 를 설계했고 이를 통해 디지털적으로 제어할 수 있다. 증폭기의 출력은 noise 감소와 작은 면적을 위해서 switched capacitor low-pass filter (SC LPF) 를 설계했다. 최종적으로 successive approximation register analog to digital converter(SAR ADC) 를 통해 디지털 신호로 출력된다.
- 10 은 제안하는 증폭기의 noise 특성 결과이다. 타 논문 과의 비교를 위해 input referred capacitance noise 를 구하고자 input capacitance noise 를 측정하였다. 측정 장비는 Agilent 사 의 dynamic signal analyzer 를 이용했고, frequency domain 에서 bandwidth 는 400 Hz 로측정했다.
대상 데이터
- 본 회로는 0.18 µm 1P6M CMOS 공정을 사용하였으며 active 면적은 1.76 mm2 이다.
- 본 회로는 0.18 µm 1P6M CMOS 공정을 사용하였으며 active 면적은 2.12 mm2 이다.
이론/모형
- Folded cascode 출력단으로 인해서 swing range 가 증가하고 SC CMFB 를 통해 기준 전압을 설정하여 출력 신호를 내보낸다. Core amplifier 는 저주파 대역의 noise 를 감쇠시키기 위해 correlated double sampling (CDS) 기법을 적용했다[9-13].
- 이러한 증폭기 공유 기법을 이용하면 하나의 증폭기만을 사용하므로 기존의 다단증폭기와는 다르게 자원을 여러 증폭기에서 사용하지 않기 때문에 저잡음 증폭기 하나로 저잡음 특성을 유지하면서 회로의 면적을 줄일 수 있는 장점이 있다. 또한, 1/fnoise, flicker noise 와 같은 저주파 대역의 noise 를 감소시키기 위해 correlated double sampling (CDS) 기법을 적용했다. Capacitive micro 센서와 입력단 사이에서 발생하는 parasitic capacitance 를 제거하기 위해서 capacitance offset calibration loop를 사용하여 binary search 기법으로 감쇠시킬 수 있도록 했다.
- 5 는 오프셋 교정 회로를 나타내었다. 센서와 증폭기의 연결부위에서 발생하는 parasitic capacitance 를 교정하기 위해서 사용하는 기존의 capacitor array 기법을 사용하였다[10-13]. 이는 capacitor array 를 위해 칩 내부에서 면적을 크게 차지한다는 단점이 있다.
- 3. 제안하는 증폭기 공유 기법이 적용된 CSA.
성능/효과
- 9991 로 회로의 선형성을 확인할 수 있다. Capacitive linearity 를 측정하기 위해 full scale output (FSO) 를 계산하여 2.46% FSO 의 결과를 얻었다. 이러한 그래프 분석 결과에 따라 이 회로의 두 가지 특성에 대해 capacitive sensitivity 는 2.
- SCL, SDA 신호에 대해 그려진 timing diagram 은 InterIntegrated Circuit (I2C) 통신에 대한 방법으로 통신을 위한 데이터 신호의 시작과 끝까지의 과정을 설명한다. 본 회로는 칩 내부에 SPI 와 I2C 통신 두가지 방법이 모두 적용되었기에 외부에서 칩을 사용하는데 있어서 접근이 용이하다.
- 164 aFRMS이다. 본 회로의 입, 출력 특성 결과로 capacitance sensitivity 는2.5 mV/fF 이고, non-linearity 는 2.46%FSO 로 측정되었다. 이에 대한 결과로 FoM 은 8.
- 46% FSO 의 결과를 얻었다. 이러한 그래프 분석 결과에 따라 이 회로의 두 가지 특성에 대해 capacitive sensitivity 는 2.5 mV/fF 이고, capacitive linearity 는 2.46% FSO 의 결과를 얻었다.
- 4 이고, 기타 유사 논문들은 수십의 값을 갖는다. 이를 통해 본 회로는 전력과 noise 측면에서 우수한 성능을 갖고 있음을 나타낸다.
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