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제안 방법
- 본 연구에서는 3,6-di-2-thienyl-1, 4-diketopyrrolo[3,4-c]pyrrole (T-DPP-T)에 1,4-phenylene 단위가 붙여진 PDPPTPT (그림 1(b))와 2,5-thienylene이 붙여진 PDPP3T (그림 1(c)), 그리고 thieno [3,2-b] thiophenes 단위가 더해진 PDPP2T-TT (그림 1(d)), 이렇게 세 가지 종류의 DPP 기반 고분자 반도체를 활성층으로 하는 박막트랜지스터를 제작하여 진공 어닐링 효과가 양극성 특성에 미치는 영향을 살펴보았다.
- 표면은 소수성 (疏水性)을 가지고 있음을 알 수 있다. 그 다음 단계로, 박막 트랜지스터의 활성층을 형성하기 위해, 아르곤 분위기의 글러브 박스 내에서 합성된 DPP 기반의 고분자 반도체 3종의 용질을 chloroform에 5 mg/mL의 농도로 녹였다. 이 때 사용된 3종의 DPP 고분자 반도체 중에서 PDPPTPT와 PDPP3T는 기존에 보고된 합성법을 따라 합성하였고[8, 9], 합성된 고분자의 분자량 (Mw)은 각각 37,046(PDI: 2.
- 그 다음으로, 기판의 잔여 불순물을 제거하고 동시에 SiO2 표면에 자기 조립 단분자막(self-assembled monolayer, SAM)이 잘 성장되도록–OH기를 공급해주기 위해 UV-O3 처리를 1시간 동안 진행하였다.
- 이 때 n++-Si 웨이퍼는 기판이자 게이트 전극으로 사용되었으며 절연층으로 사용되는 SiO2는 약 11 nF/cm2의 정전용량을 가지는 것으로 측정되었다. 기판의 표면을 세척하기 위해, Acetone과 IPA에 각각 10분 동안 담그고, 초음파를 가하여 불순물을 제거하였다. 그 다음으로, 기판의 잔여 불순물을 제거하고 동시에 SiO2 표면에 자기 조립 단분자막(self-assembled monolayer, SAM)이 잘 성장되도록–OH기를 공급해주기 위해 UV-O3 처리를 1시간 동안 진행하였다.
- Atomic force microscope를 통해 측정된 고분자 박막의 최종적인 두께는 약 30 nm로 확인되었다. 마지막으로 고분자반도체 박막위에 소스/드레인 전극을 형성하여, 하부 게이트/상부전극 구조의 박막트랜지스터를 완성하기 위해 열증착법으로 약 50 nm 두께의 금을 증착하였다. 그림 2(b)는 소스/드레인 전극을 위해 사용한 shadow mask를 보여주고 있다.
- 본 연구에서는 DPP 기반 고분자 반도체 3종(PDPPTPT, PDPP3T, PDPP2T-TT)으로 박막 트랜지스터를 제작하고, 제작한 소자의 어닐링 전, 후 전기적 특성을 측정하고 비교하였다. 그 결과, 어닐링 전에는 공기 중의 수분이 DPP기반 고분자 반도체 트랜지스터의 채널층으로 확산됨으로 인해 전자의 수송이 제약을 받아 n-type 특성이 나타나지 않았으나, 200℃의 온도로 24시간 동안 진공 오븐에서 어닐링한 이후에는 전자의 Trap site로 작용할 수 있는 수분이 효과적으로 제거되어 p-type과 n-type이 동시에 나타나는 양극성 특성을 보여주었다.
- 따라서, p-type 특성만 나타나고 있는 우리의 DPP 고분자 반도체 기반 트랜지스터에서 양극성 특성을 얻기 위해서는 확산되어 들어간 수분 분자의 제거가 필요하다. 이를 위해, 그림 3과 그림 4에서 보인 전기적 특성을 갖는 DPP 기반 고분자 박막 트랜지스터를 진공 오븐에서 200℃의 온도로 24시간 동안 어닐링하였다
- 30분 후 n-Hexane, ethanol의 순서로 기판을 세척하고, 질소가스를 불어준 후, 핫플레이트에서 120℃의 온도로 30분 동안 baking하였다. 이어서 기판 표면과 화학적으로 반응하지 않고 물리적으로 붙어있는 ODTS를 제거하고, 기판과 반응한 단분자층만 남기기 위해 chloroform에서 5분 동안 초음파 세척을 한 다음 다시 동일한 용매로 헹군 이후 질소가스를 불어서 잔유 용매를 제거하였다.
- 제작한 소자의 전기적 특성은 Labivew 프로그램으로 제어되는 Keithley 236과 Keithley 2635에 연결된 진공 probe station을 사용하여 측정되었다. 그림 3은 각기 다른 3종의 DPP 고분자 (PDPPTPT, PDPP3T, 그리고 PDPP2T-TT) 기반 박막 트랜지스터에서 측정된 게이트 전압 – 드레인 전류 전달 곡선을 보여주고 있다.
- 5)는 ONE- material (社)에서 구입한 것을 추가적인 정제과정 없이 사용하였다. 준비된 고분자 반도체 용액은 앞서 세척 후 표면 처리한 기판 위에 적당량 떨어뜨리고, 1,000 rpm으로 5초, 1,500 rpm으로 30초 동안 스핀코팅으로 박막을 형성한 후, 고분자 박막이 코팅된 기판을 아르곤 분위기내의 핫플레이트에서 200℃의 온도로 1시간 동안 열처리 하였다. Atomic force microscope를 통해 측정된 고분자 박막의 최종적인 두께는 약 30 nm로 확인되었다.
대상 데이터
- 박막 트랜지스터를 제작하기 위해 기판은 열산화법으로 성장된 300 nm 두께의 SiO2를 가진 n++-Si 웨이퍼를 사용하였다. 이 때 n++-Si 웨이퍼는 기판이자 게이트 전극으로 사용되었으며 절연층으로 사용되는 SiO2는 약 11 nF/cm2의 정전용량을 가지는 것으로 측정되었다.
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