2,048 비트의 키 길이를 지원하는 RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산인 모듈러곱셈기를 워드 기반의 몽고메리 곱셈 알고리듬을 이용하여 설계하였으며, 모듈러 지수승 연산은 Left-to-Right(LR) 이진 멱승 알고리듬을 이용하여 구현하였다. 모듈러 곱셈에 8,448 클록 사이클이 소요되며, RSA 암호화와 복호화에 각각 185,724 클록 사이클과 25,561,076 클록 사이클이 소요된다. 설계된 RSA 암호 프로세서를 Virtex 5 FPGA로 구현하여 하드웨어 동작을 검증하였다. $0.18{\mu}m$CMOS 표준셀을 사용하여 100 MHz의 동작 주파수로 합성한 결과, RSA 암호 프로세서는 12,540 GE로 구현되었고, 12 kbit의 메모리가 사용되었다. 동작 가능한 최대 주파수는 165 MHz로 평가되었으며, RSA 암호화, 복호화 연산에 각각 1.12 ms, 154.91 ms가 소요되는 것으로 예측되었다.
2,048 비트의 키 길이를 지원하는 RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산인 모듈러 곱셈기를 워드 기반의 몽고메리 곱셈 알고리듬을 이용하여 설계하였으며, 모듈러 지수승 연산은 Left-to-Right(LR) 이진 멱승 알고리듬을 이용하여 구현하였다. 모듈러 곱셈에 8,448 클록 사이클이 소요되며, RSA 암호화와 복호화에 각각 185,724 클록 사이클과 25,561,076 클록 사이클이 소요된다. 설계된 RSA 암호 프로세서를 Virtex 5 FPGA로 구현하여 하드웨어 동작을 검증하였다. $0.18{\mu}m$ CMOS 표준셀을 사용하여 100 MHz의 동작 주파수로 합성한 결과, RSA 암호 프로세서는 12,540 GE로 구현되었고, 12 kbit의 메모리가 사용되었다. 동작 가능한 최대 주파수는 165 MHz로 평가되었으며, RSA 암호화, 복호화 연산에 각각 1.12 ms, 154.91 ms가 소요되는 것으로 예측되었다.
This paper describes a design of RSA public-key cryptography processor supporting key length of 2,048 bits. A modular multiplier that is core arithmetic function in RSA cryptography was designed using word-based Montgomery multiplication algorithm, and a modular exponentiation was implemented by usi...
This paper describes a design of RSA public-key cryptography processor supporting key length of 2,048 bits. A modular multiplier that is core arithmetic function in RSA cryptography was designed using word-based Montgomery multiplication algorithm, and a modular exponentiation was implemented by using Left-to-Right (LR) binary exponentiation algorithm. A computation of a modular multiplication takes 8,386 clock cycles, and RSA encryption and decryption requires 185,724 and 25,561,076 clock cycles, respectively. The RSA processor was verified by FPGA implementation using Virtex5 device. The RSA cryptographic processor synthesized with 100 MHz clock frequency using a 0.18 um CMOS cell library occupies 12,540 gate equivalents (GEs) and 12 kbits memory. It was estimated that the RSA processor can operate up to 165 MHz, and the estimated time for RSA encryption and decryption operations are 1.12 ms and 154.91 ms, respectively.
This paper describes a design of RSA public-key cryptography processor supporting key length of 2,048 bits. A modular multiplier that is core arithmetic function in RSA cryptography was designed using word-based Montgomery multiplication algorithm, and a modular exponentiation was implemented by using Left-to-Right (LR) binary exponentiation algorithm. A computation of a modular multiplication takes 8,386 clock cycles, and RSA encryption and decryption requires 185,724 and 25,561,076 clock cycles, respectively. The RSA processor was verified by FPGA implementation using Virtex5 device. The RSA cryptographic processor synthesized with 100 MHz clock frequency using a 0.18 um CMOS cell library occupies 12,540 gate equivalents (GEs) and 12 kbits memory. It was estimated that the RSA processor can operate up to 165 MHz, and the estimated time for RSA encryption and decryption operations are 1.12 ms and 154.91 ms, respectively.
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
제안 방법
2,048 비트의 키를 지원하는 RSA 공개키 암호 프로세서를 설계하고, FPGA 구현을 통해 하드웨어 동작을 검증하였다. RSA 연산에 핵심이 되는 모듈러 곱셈기를 워드기반 몽고메리 모듈러 곱셈(WMM) 알고리듬을 이용하여 설계하였다.
RTL 시뮬레이션을 통해 검증된 RSA-2048 프로세서를 Virtex5 XC5VSX50T FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였다. 그림 10은 FPGA 디바이스, UART 인터페이스, C# 기반의 전용 소프트웨어로 구성된 FPGA 검증 시스템을 보이고 있다.
Verilog HDL로 설계된 RSA-2048 프로세서를 RTL시뮬레이션을 통한 기능 검증과, FPGA 구현으로 하드웨어 동작을 확인하였다. 그림 9는 RSA-2048 프로세서의 기능검증 결과의 일부를 보인 것이다.
RSA 연산에 핵심이 되는 모듈러 곱셈기를 워드기반 몽고메리 모듈러 곱셈(WMM) 알고리듬을 이용하여 설계하였다. 곱셈기에 필요한 최소 레지스터만 사용하였으며, 큰 정수를 저장하기 위해 메모리를 사용함으로써 전체적인 하드웨어 자원을 최소화하였다. RSA-2048 프로세서를 0.
본 논문에서는 2,048 비트의 키 길이를 지원하는 RSA 공개키 암호 프로세서를 설계하고 FPGA 구현을 통해 하드웨어 동작을 검증하였다. Ⅱ장에서는 RSA 공개키 암호 알고리듬을 설명하고, Ⅲ장에서는 RSA 암호의 핵심 연산인 모듈러 곱셈 알고리듬에 관해서 설명하며, Ⅳ장에서 RSA-2048 프로세서 설계에 대해 설명한다.
이론/모형
2,048 비트의 키를 지원하는 RSA 공개키 암호 프로세서를 설계하고, FPGA 구현을 통해 하드웨어 동작을 검증하였다. RSA 연산에 핵심이 되는 모듈러 곱셈기를 워드기반 몽고메리 모듈러 곱셈(WMM) 알고리듬을 이용하여 설계하였다. 곱셈기에 필요한 최소 레지스터만 사용하였으며, 큰 정수를 저장하기 위해 메모리를 사용함으로써 전체적인 하드웨어 자원을 최소화하였다.
R-L 알고리듬은 연산량이 절반으로 줄어드는 장점이 있지만, 두 배의 하드웨어 자원을 필요로 한다. 본 논문에서는 하드웨어 자원을 최소화하기 위해 L-R 알고리듬을 사용하여 설계하였다.
성능/효과
Bob은 전송받은 데이터를 Bob의 개인키 d_B를 이용하여 복호화 한다. Bob의 복호화 결과로 Alice가 생성한 랜덤 정수와 동일한 값이 얻어졌으며, 따라서 설계된 RSA-2048 프로세서가 올바르게 동작함을 확인할 수 있다.
곱셈기에 필요한 최소 레지스터만 사용하였으며, 큰 정수를 저장하기 위해 메모리를 사용함으로써 전체적인 하드웨어 자원을 최소화하였다. RSA-2048 프로세서를 0.18㎛ CMOS 공정으로 합성한 결과 100 MHz의 동작주파수에서 암호 프로세서는 12,540 GE, 12 킬로비트의 메모리로 구현되었다. 최대 165 MHz로 동작 가능하며, RSA 암호화와 복호화 연산에 각각 1.
25정도이고, [16]은 APT 수치가 준수하나, 높은 처리율만큼 많은 게이트를 필요로 하므로, 저면적이 중요한 응용분야에는 적합하지 않다. 본 논문의 RSA 프로세서는 APT 수치가 0.95 정도이며, 면적이 작고 데이터 처리율이 우수하여 저면적, 저전력 구현이 필요한 응용분야에 적합한 것으로 평가된다.
)를 사용한 암호화에 185,724 클록 사이클이 소요되고, 2,048 비트의 개인키 d를 사용한 복호화에 25,561,076 클록 사이클이 소요된다. 설계된 RSA-2048 프로세서를 0.18 ㎛ CMOS 표준 셀 라이브러리로 합성한 결과, 100 MHz의 동작 주파수에서 12,540 GE와 12 킬로비트(2,048 비트의 메모리 블록 6개)의 메모리로 구현되었다. 최대 동작 주파수 165 MHz에서 암호화 연산에 1.
18㎛ CMOS 공정으로 합성한 결과 100 MHz의 동작주파수에서 암호 프로세서는 12,540 GE, 12 킬로비트의 메모리로 구현되었다. 최대 165 MHz로 동작 가능하며, RSA 암호화와 복호화 연산에 각각 1.12 ms와 154.91 ms가 소요되는 것으로 예측되었다. 본 논문에서 설계된 2,048 비트 RSA암호 프로세서는 제한된 하드웨어 자원을 갖는 디바이스 간의 인증 또는 키 관리를 위한 공개키 기반 보안 하드웨어 구현에 활용이 가능하다.
A, B를 각각 AR mod N과 BR mod N으로 매핑하고, 매핑된 두 수를 몽고메리 곱셈하면 ABR mod N이 얻어진다. 최종적으로, ABR mod N을 역매핑하면 모듈러곱셈 결과 AB mod N이 얻어진다.
후속연구
91 ms가 소요되는 것으로 예측되었다. 본 논문에서 설계된 2,048 비트 RSA암호 프로세서는 제한된 하드웨어 자원을 갖는 디바이스 간의 인증 또는 키 관리를 위한 공개키 기반 보안 하드웨어 구현에 활용이 가능하다. 향후, 전력분석 공격 등 부채널 공격에 대한 대응 기법을 적용하는 연구를 할 예정이다.
본 논문에서 설계된 2,048 비트 RSA암호 프로세서는 제한된 하드웨어 자원을 갖는 디바이스 간의 인증 또는 키 관리를 위한 공개키 기반 보안 하드웨어 구현에 활용이 가능하다. 향후, 전력분석 공격 등 부채널 공격에 대한 대응 기법을 적용하는 연구를 할 예정이다.
질의응답
핵심어
질문
논문에서 추출한 답변
IoT 디바이스에 경량암호 기술이 필요한 이유는?
정보보호를 위한 다양한 암호기술들이 사용되고 있으며, 대칭키 암호(symmetric key cipher), 해시(hash), 공개키 암호(public key cryptography) 등을 이용한 무결성(integrity), 기밀성(confidentiality), 사용자 및 기기간의 인증(authentication), 키 분배(key distribution) 기술이 IoT 보안의 핵심요소이다. IoT 디바이스는 CPU성능, 메모리 크기, 소비 전력 등의 제한된 자원을 가지므로, 기기의 성능과 보안 강도를 고려한 경량암호 기술이 필요하다[1].
공개키 암호 알고리듬 RSA와 ECC는 어디에 안정성의 기반을 두는가?
대표적으로 사용되는 공개키 암호 알고리듬으로는 RSA(Rivest, Shamir, Adleman)[4]와 타원곡선 암호(Elliptic Curve Cryptography: ECC)[5] 알고리듬 등이 있다. RSA의 안전성은 두 개의 큰 정수를 곱한 수의 인수분해가 어려운 점에 기반을 두며, ECC는 타원 곡선군의 이산대수 문제에 안정성을 둔다. RSA 공개키 암호는 많은 국제기구에서 표준으로 지정하고 있고 산업표준으로도 권장되고 있으며, 현재 에너지/건설/제조/환경·재난/교통/헬스케어/스마트 홈 등 분야별로 다양하게 활용되고 있다.
IoT 보안의 핵심요소에는 무엇이 있는가?
정보보호를 위한 다양한 암호기술들이 사용되고 있으며, 대칭키 암호(symmetric key cipher), 해시(hash), 공개키 암호(public key cryptography) 등을 이용한 무결성(integrity), 기밀성(confidentiality), 사용자 및 기기간의 인증(authentication), 키 분배(key distribution) 기술이 IoT 보안의 핵심요소이다. IoT 디바이스는 CPU성능, 메모리 크기, 소비 전력 등의 제한된 자원을 가지므로, 기기의 성능과 보안 강도를 고려한 경량암호 기술이 필요하다[1].
참고문헌 (16)
Korea Internet & Security Agency (KISA). IoT Common Security Principle v1.0 [Internet]. Available: http://www.kisa.or.kr/public/laws/laws3_View.jsp?modeview&p_No259&b_No259&d_No67&STT&SV/.
A. Bogdanov, L. R. Knudsen, G. Leander, C. Paar, A. Poschmann, M. J. B. Robshaw, Y. Seurin, and C. Vikkelsoe, "PRESENT: An Ultra-Lightweight Block Cipher," Cryptographic Hardware and Embedded Systems (CHES 2007), vol. 4727 LNCS, Springer, pp. 450-466, Aug. 2007.
R. Rivest, A. Shamir, and L. Adleman, "A method for obtaining Digital Signatures and Public-Key Cryptosystems," Communications of Association for Computing Machinery (ACM), vol. 21, no. 2, pp. 120-126, Feb. 1978.
A. Kauther, S. Sami, and A. Ahmed, "Enhancement of hardware modular multiplier radix-4 algorithm for fast RSA cryptosystem," International Conference on Computing, Electrical and Electronic Engineering (ICCEEE), Khartoum, Sudan, pp. 692-696, Aug. 2013.
S. Rohith, and C. Mahesh, "FPGA implementation of 16 bit RSA cryptosystem for text message," International Journal of Computer Applications, vol. 92, no. 8, Apr. 2014.
A. Miyamoto, N. Homma, T. Aoki, and A. Satoh, "Systematic design of RSA processors based on high-radix montgomery multipliers," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 19, no. 7, pp. 1136-1146, Jul. 2011.
D. M. Wang, Y. Y. Ding, J. Zhang, J. G. Hu and H. Z. Tan, "Area-efficient and ultra-low-power architecture of RSA processor for RFID," Electronics letters, vol. 48, no. 19, pp. 1185-1187, Oct. 2012.
A. Rezai and P. Keshavarzi, "High-Throughput Modular Multiplication and Exponentiation Algorithms Using Multibit-Scan-Multibit-Shift Technique," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 23, no. 9, pp. 1710-1719, Sep. 2015.
C. K. koc, T. Acar, and B. S. Kaliski, "Analyzing and comparing Montgomery multiplication algorithms," IEEE Micro, vol. 16, no. 3, pp. 26-33, Jan. 1996.
S. Tamura, C. Yamada and S. Ichikawa, "Implementation and Evaluation of modular multiplication based on Coarsely Integrated Operand Scanning," IEEE 2012 Third International Conference on Networking and Computing (ICNC), Tamilnadu, India, pp. 334-335, 2012.
J. Shao, L. Wu and X. Zhang, "Design and implementation of RSA for dual interface bank IC card," 2013 IEEE 10th International Conference on ASIC (ASICON), Shenzhen, China, pp. 1-4, 2013.
M. S. Kim, Y. S. Kim and H. S. Cho, "Design of Cryptographic Hardware Architecture for Mobile Computing," Journal of Information Processing Systems, vol. 5, no. 4, pp. 187-196, Dec. 2009.
X. Zheng, Z. Liu and B. Peng, "Design and Implementation of Ultra low power RSA coprocessor," IEEE 4th International Conference on Wireless Communications, Networking and Mobile Computing, WiCOM'08, Dalian, China, pp. 1-5, 2008.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.