$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

AES 암호 알고리즘을 위한 고속 8-비트 구조 설계
High-speed Design of 8-bit Architecture of AES Encryption 원문보기

융합보안논문지 = Convergence security journal, v.17 no.2, 2017년, pp.15 - 22  

이제훈 (강원대학교 전자정보통신공학부) ,  임덕규 (강원대학교 전자정보통신공학부)

초록
AI-Helper 아이콘AI-Helper

본 논문은 새로운 8-비트 AES (advanced encryption standard) 암호회로 설계를 제안한다. 대부분 8-비트 AES 암호회로는 성능을 희생시켜 하드웨어 크기를 줄인다. 제안한 AES는 2개의 분리된 S-box들을 갖고, 라운드 연산과 키 생성을 병렬로 연산함으로써, 고속 암호 연산이 가능하다. 제안된 AES 구조의 동작 실험 결과, 제안된 AES-128 구조의 최대 연산 지연은 13.0ns의 크기를 갖고, 77MHz의 최대 동작 주파수로 동작함을 확인하였다. 제안된 AES 구조의 성능은 15.2Mbps가 된다. 결론적으로, 제안된 AES의 성능은 기존 8-비트 AES 구조에 비해 1.54배 향상된 성능을 갖고, 회로크기 증가는 1.17배 증가로 제한된다. 제안된 8비트 구조의 AES-128은 8비트 연산 구조 채택에 따른 성능 감소를 줄이면서 저면적 회로로 구현된다. 제안된 8비트 AES는 고속 동작이 필요한 IoT 어플리케이션에 활용될 것으로 기대된다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper presents new 8-bit implementation of AES. Most typical 8-bit AES designs are to reduce the circuit area by sacrificing its throughput. The presented AES architecture employs two separated S-box to perform round operation and key generation in parallel. From the simulation results of the p...

주제어

#Cryptography   #AES   #iterative architecture   #and parallel processing  

AI 본문요약
AI-Helper 아이콘 AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • In this paper, we explore the design space for the trade-off between the hardware complexity and its throughput for 8-bit AES. The conventional 8-bit AES implementations focus on reducing the hardware complexity by sacrificing their throughput.
본문요약 정보가 도움이 되었나요?

참고문헌 (15)

  1. A. Lee, "NIST Special Publication 800-21, Guideline for implementing cryptography in the Federal Government National Institute of Standards and Technology", 1999. 

  2. P. Shastry, A. Kulkarni, and M. Sutaone, "ASIC implementation of AES." Proc. of INDICON 2012, pp. 1255-1259, Dec. 2012. 

  3. P. Ghewari, J. Patil, and A. Chougule, "Efficient hardware design and implementation of AES cryptosystem," Int'l J. of Engineering Science and Technology, vol. 2, no. 3, pp. 213-219, Mar. 2010. 

  4. S. M. Farhan, S. A. Khan, and H. Jamal, "An 8-bit systolic AES architecture for moderate data rate applications," Microprocessors and Microsystems, vol. 33, no. 3, pp. 221-231, Mar. 2009. 

    상세보기 crossref

  5. T. Good and M. Benaissa. "AES on FPGA from the fastest to the smallest," Proc. of CHES 2005, pp. 427-440, 2005. 

  6. P. Hamalainen, M. Hannikainen, and T. Hamalainen, "Efficient hardware implementation of security processing for IEEE 802.15.4 wireless networks," Proc. of MWSCAS 2005, pp. 484-487, 2005. 

  7. P. Hamalainen, T. Alho, M. Hannikainen, and T. Hamalainen, "Design and implementation of low-area and low-power AES encryption hardware core," Proc. of DSD'06, pp. 577-583, 2006. 

  8. M. Feldhofer, S. Dominikus, and J. Wolkerstorfer, "Strong authentication for RFID systems using the AES algorithm," Proc. of CHES'04, pp. 357-370, 2004. 

  9. M. Feldhofer, J. Wolkerstorfer, and V.Rijmen. "AES implementation on grain of sand," IEE Proc. of Information Security, vo. 152, no. 1, pp. 13-20, 2005. 

    상세보기 crossref

  10. A. Satoh, S, Morioka, K, Takano, and S. Munetoh, "'A compact Rijndael hardware architecture with S-Box optimization," Proc. of ASIACRYPT 2001, vol. 2248, pp. 239-254, Dec. 2001. 

  11. J. Chu and M. Benaissa, "Low area memory-free FPGA implementation of the AES algorithm," Proc. of FPL 2012, pp. 623-626, Aug. 2012. 

  12. N. Pramstaller, S. Mangard, S. Dominikus, and J. Wolkerstorfer, "Efficient AES implementations on ASICs and FPGAs," Proc of AES 2004, vol. 3373, pp. 98-112, May 2005. 

  13. S. Chawla, S. Aggarwal, S. Kamal, and N. Goel, "FPGA implementation of an optimized 8-bit AES architecture: A masked S-Box and pipelined approach," Proc. of CONECCT2015, pp. 1-6, Jul. 2015. 

  14. X. Zhang, H. Li, S. Yang, and S. Han, "On a high-performance and balanced method of hardware implementation for AES," Proc. of IEEE Int'l Conf. on SERE-C, pp. 16-20, Jun. 2013. 

  15. X. Cai, R. Sun, and J. Liu, "An ultrahigh speed AES processor method based on FPGA," Proc. of INCoS, pp. 633-636, Sep. 2013. 

저자의 다른 논문 :

LOADING...

관련 콘텐츠

저작권 관리 안내
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로