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순환중복검사 부호용 하드웨어 HDL 코드 생성기
HDL Codes Generator for Cyclic Redundancy Check Codes 원문보기

전기전자학회논문지 = Journal of IKEEE, v.22 no.4, 2018년, pp.896 - 900  

김현규 (Dept. of Electronics Engineering, Chungnam National University) ,  유호영 (Dept. of Electronics Engineering, Chungnam National University)

초록
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전통적으로 CRC 하드웨어는 선형 되먹임 시프트 레지스터를 이용하여 한 클럭 싸이클 당 하나의 비트를 처리하는 직렬 처리 방식을 사용하였다. 최근 다양한 응용 시스템에서 빠른 데이터 처리를 요구하면서 이를 만족시키기 위하여 다양한 병렬화 기법들이 제안되었고, Look-Ahead 병렬화 기법이 짧은 최대 경로 지연을 가지는 장점 덕분에 가장 널리 적용된다. 하지만 Look-Ahead 병렬 하드웨어의 경우 각 레지스터 값과 입력 데이터의 이동에 대하여 예측을 하여야 하기 때문에 직렬 하드웨어 대비 HDL 코드의 작성이 복잡하다. 따라서 본 논문에서는 다양한 CRC 다항식과 병렬화 계수를 지원할 수 있는 Look-Ahead 기반의 CRC 병렬화 하드웨어 생성기를 제안한다. 생성된 HDL 코드의 합성 결과를 분석함으로써 제안된 생성기의 활용 가능성을 판단한다.

Abstract ▼ AI-Helper 아이콘AI-Helper

Traditionally, Linear Shift Feedback Register (LFSR) has been widely employed to implement Cyclic Redundant Check (CRC) codes for a serial input. Since many applications including network and storage systems demand as high throughput as ever, various efforts have been made to implement CRC hardware ...

주제어

#Parallel Processing   #CRC Codes   #VLSI DSP   #Error Detection Code   #EDA  

표/그림 (7)

AI 본문요약
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문제 정의

  • 하지만 Look-Ahead 함수 A와 B를 구하는 과정으로 인해서 병렬화 계수가 커질수록 LFSR 구조와 비교하여 HDL 코드의 작성이 어렵고, 유사한 코드의 반복으로 불필요한 시간을 소요하게 된다. 따라서 이 논문에서는 Look-Ahead 함수의 업데이트와 이에 대응하는 HDL 코드 생성을 자동화하는 HDL 코드 생성기를 제안한다.
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질의응답

핵심어 질문 논문에서 추출한 답변
반도체 설계 과정에서 개발비용을 줄일 수 있는 방법은 무엇인가? 각 설계 단계는 많은 시간을 소요하고 결과에 따라 이전 단계를 반복적으로 수행해야하는 경우가 많다. 이때, 합성 가능하고 신뢰도 높은 HDL 코드를 자동 생성할 수 있다면 코드 작성 단계와 Function 시뮬레이션 단계를 건너뛰거나 시간 소요를 단축하여 개발비용을 줄일 수 있다. 특히 LookAhead CRC 하드웨어의 경우에는 병렬화 계수에 따라 그림 4의 기능 블록의 구성이 달라지므로 다른 병렬화 계수를 가지는 Look-Ahead CRC 하드웨어의 HDL 코드를 작성하는데 있어 많은 시간을 소요하게 된다.
순환 중복 검사는 무엇인가? 순환 중복 검사(Cyclic Redundancy Check；CRC) 는 네트워크와 저장매체 등을 통하여 데이터를 전송할 때 전송된 데이터에 오류가 있는지 확인하기 위한 오류 검출 부호이다 [1]. 데이터를 전송하기 전에 주어진 데이터의 값에 따라 CRC 값을 붙여 전송하고, 데이터 전송이 끝난 후 받은 데이터의 값으로 다시 CRC를 계산한다.
반도체 설계는 어떤 순서로 진행되는가? 반도체 설계는 HDL 코드 작성, Function 시뮬레이션, 합성, Pre-Layout 시뮬레이션, 레이아웃, PostLayout 시뮬레이션, DB 생성의 순서로 이루어진다. 각 설계 단계는 많은 시간을 소요하고 결과에 따라 이전 단계를 반복적으로 수행해야하는 경우가 많다.
질의응답 정보가 도움이 되었나요?

참고문헌 (10)

  1. W. W. Peterson and D. T. Brown, "Cyclic Codes for Error Detection," Proceedings of the IRE, vol.49, 228-235, 1961. DOI:10.1109/JRPROC.1961.287814 

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  2. G. Campobello et al. "Parallel CRC realization," IEEE Trans. on Computers vol.52, 1312-1319, 2003. DOI:10.1109/TC.2003.1234528 

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  3. J. Jung et al, "Efficient Parallel Architecture for Linear Feedback Shift Regsiters," IEEE Trans. on Circuits and Sys. II - Express Brief, vol.62, no.11, 2015. DOI:10.1109/TCSII.2015.2456294 

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  4. G. Albertango and R. Sisto, "Parallel CRC Generation," IEEE Micro, vol.10, no.5, 1990. DOI:10.1109/40.60527 

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  5. E. Stavinov, "A Parallel CRC Generation Method," Circuits Celler Magzines for Computers, 2010. 

  6. T. B. Pei, C. Zukowski, "High-speed parallel CRC circuits in VLSI," IEEE Trans. on Communications, vol.40, 653-657, 1992. DOI:10.1109/26.141415 

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  7. M. Walma, "Pipelined Cyclic Redundancy Check (CRC) Calculation," 2007 16th International Conference on Computer Communications and Networks, pp. 365-370, 2007. DOI:10.1109/ICCCN.2007.4317846 

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  8. C. Condo, M. Martina, G. Piccinini and G. Masera, "Variable Parallelism Cyclic Redundancy Check Circuit for 3GPP-LTE/LTE-Advanced," IEEE Signal Processing Letters, vol.21, no.11, pp.1380-1384, 2014. DOI:10.1109/LSP.2014.2334393 

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  9. C. Cheng and K. K. Parhi, "High-Speed Parallel CRC Implementation Based on Unfolding, Pipelining, and Retiming," IEEE Transactions on Circuits and Systems II: Express Briefs, vol.53, no.10, pp.1017-1021, 2006. DOI:10.1109/TCSII.2006.882213 

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  10. M. Ayinala and K. K. Parhi, "High-Speed Parallel Architectures for Linear Feedback Shift Registers," IEEE Transactions on Signal Processing, vol.59, no.9, pp.4459-4469, 2011. DOI:10.1109/TSP.2011.2159495 

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