[논문]ARIA/AES 블록암호와 Whirlpool 해시함수를 지원하는 통합 크립토 프로세서 설계

김기쁨; 신경욱

doi:10.7471/ikeee.2018.22.1.38

ARIA/AES 블록암호와 Whirlpool 해시함수를 지원하는 통합 크립토 프로세서 설계
An Integrated Cryptographic Processor Supporting ARIA/AES Block Ciphers and Whirlpool Hash Function 원문보기

전기전자학회논문지 = Journal of IKEEE, v.22 no.1, 2018년, pp.38 - 45

김기쁨 (Pixelplus Inc.) , 신경욱 (School of Electronic Engineering, Kumoh National Institute of Technology)

초록
AI-Helper

ARIA, AES 블록암호와 Whirlpool 해시함수를 단일 하드웨어 구조로 통합하여 효율적으로 구현한 크립토 프로세서에 대해 기술한다. ARIA, AES, Whirlpool의 알고리듬 특성을 기반으로 치환계층과 확산계층의 하드웨어 자원이 공유되도록 설계를 최적화하였다. Whirlpool 해시의 라운드 변환과 라운드 키 확장을 위해 라운드 블록이 시분할 방식으로 동작하도록 설계하였으며, 이를 통해 하드웨어 경량화를 이루었다. ARIA-AES-Whirlpool 통합 크립토 프로세서는 Virtex5 FPGA에 구현하여 하드웨어 동작을 검증하였으며, $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 68,531 GE로 구현되었다. 80 MHz 클록 주파수로 동작하는 경우에, ARIA, AES 블록암호는 각각 602~787 Mbps, 682~930 Mbps, 그리고 Whirpool 해시는 512 Mbps의 성능을 갖는 것으로 예측되었다.

Abstract ▼ AI-Helper

An integrated cryptographic processor that efficiently integrates ARIA, AES block ciphers and Whirlpool hash function into a single hardware architecture is described. Based on the algorithm characteristics of ARIA, AES, and Whirlpool, we optimized the design so that the hardware resources of the substitution layer and the diffusion layer were shared. The round block was designed to operate in a time-division manner for the round transformation and the round key expansion of the Whirlpool hash, resulting in a lightweight hardware implementation. The hardware operation of the integrated ARIA-AES-Whirlpool crypto-processor was verified by Virtex5 FPGA implementation, and it occupied 68,531 gate equivalents (GEs) with a 0.18um CMOS cell library. When operating at 80 MHz clock frequency, it was estimated that the throughputs of ARIA, AES block ciphers, and Whirlpool hash were 602~787 Mbps, 682~930 Mbps, and 512 Mbps, respectively.

주제어

AI 본문요약
AI-Helper

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제안 방법

Whirlpool 모드는 키 생성과 라운드 연산에 각각 40 클록 씩 총 80 클록 사이클이 소요된다. Whirlpool의 경우 키 생성 연산이 라운드 연산과 동일하므로, 본 설계에서는 라운드 함수 재사용 방식을 적용하여 라운드 연산과 키 생성이 시분할 방식으로 처리되도록 설계하였으며 , 이를 통해 하드웨어를 간소화하였다.
내부 구조는 그림 2와 같으며, 128 비트의 데이터패스로 설계하였다. 매 라운드 연산의 중간 결과를 저장하는 512 비트의 상태 레지스터 (State_Reg), 치환계층연산을 선택적으로 수행하는 통합 치환계층 블록(AAW-Sbox), 확산계층 연산을 선택적으로 수행하는 통합 확산계층 블록 (AAW-Diff)들은 3가지 알고리듬의 특성을 기반으로 하드웨어 자원이 공유되도록 최적화하여 설계되었다. 이 외에 AES와 Whirlpool의 라운드 변환 과정에서 바이트 단위로 순환이동 연산을 수행하는 Shift-Row, Shift-Col 및 라운드 키 가산에서 사용되는 XOR 게이트, 멀티플렉서 등으로 구성된다.
본 논문과 동일하게 블록암호와 해시함수를 통합하여 구현한 크립토 프로세서 사례가 없으며, 키 길이, 데이터패스 비트 수, 내부 마스터키 레지스터 포함 여부 등의 조건이 달라서 직접적인 비교는 어려우나, 본 논문의 AAW 크립토 프로세서와 문헌에 발표된 ARIA, AES, Whirlpool 프로세서 사례를 표 3에 비교하였다.
본 논문에서는 IoT, WSN을 비롯한 다양한 분야의 정보보안 시스템의 하드웨어 구현에 핵심 IP (Intellectual Property)로 사용될 수 있도록 대표적인 블록암호 표준 AES와 ARIA 알고리듬, 그리고 해시함수 Whirlpool을 통합하여 경량 하드웨어로 구현하였다. AES는 국제 표준으로 채택되어 정보보안 분야에서 널리 사용되고 있으며 , ARIA는 국내 표준으로 정부기관 등 국내에서 상용화되는 제품에 인증이 요구된다.
본 논문에서는 블록암호 ARIA, AES와 해시함수 Whirlpool의 알고리듬 특성을 토대로 단일 하드웨어로 통합하여 구현한 ARIA-AES-Whirlpool(AAW) 크립토 프로세서를 설계하였으며, 자원공유 기법을 적용하여 하드웨어 최적화를 이루었다. 정보의 기밀성을 제공하는 ARIA, AES 블록암호와 무결성, 인증을 제공하는 Whirlpool 해시함수를 동시에 지원하므로 다양한 분야에 응용이 가능하다.
본 설계에서는 ARIA와 AES의 치환계층 연산을 단일 회로로 통합하여 설계하였으며, LUT 구현 대신에 GF(2⁸) 상의 곱의 역원 (multiplicative inverse) 연산회로를 이용하여 구현하였다. Whirlpool의 치환계층 연산은 LUT로 구현되었다.
블록암호 국내 표준인 ARIA와 국제 표준인 AES 그리고 해시함수 국제 표준인 Whirlpool의 알고리듬 특성을 토대로 블록암호와 해시함수를 단일 하드웨어로 통합한 ARIA-AES-Whirlpool(AAW) 크립토 프로세서를 구현하였다. AAW 크립토 프로세서는 128 비트와 256 비트의 두 가지 키 길이를 지원하며, 192 비트 키 길이는 잘 사용되지 않으므로, 키 스케줄러의 간소화를 위해 지원하지 않도록 하였다.
블록암호 표준인 ARIA, AES와 Whirlpool 해시함수를 단일 하드웨어 구조로 통합하여 설계하고, FPGA 구현을 통해 하드웨어 동작을 검증하였다. 세 알고리듬의 공통 특성을 기반으로 자원공유기법을 적용하여 설계하였으며, 이를 통해 저면적, 저전력을 실현했다.
블록암호 표준인 ARIA, AES와 Whirlpool 해시함수를 단일 하드웨어 구조로 통합하여 설계하고, FPGA 구현을 통해 하드웨어 동작을 검증하였다. 세 알고리듬의 공통 특성을 기반으로 자원공유기법을 적용하여 설계하였으며, 이를 통해 저면적, 저전력을 실현했다. 기밀성 및 무결성을 제공하는 AAW 크립토 프로세서는 0.

대상 데이터

세 알고리듬의 공통 특성을 기반으로 자원공유기법을 적용하여 설계하였으며, 이를 통해 저면적, 저전력을 실현했다. 기밀성 및 무결성을 제공하는 AAW 크립토 프로세서는 0.18㎛ CMOS 공정에서 68,531 GE로 구현되었으며, 패더블록을 제외하면 43,335 GE로 구현되었다. 최대 80 MHz의 클록 주파수로 동작하는 경우에, ARIA는 602∼787 Mbps의 처리율, AES는 682∼930 Mbps의처리율, 그리고 Whirlpool은 512 Mbps 처리율을 갖는 것으로 평가되었다.
설계된 AAW 크립토 프로세서는 그림 5와 같이 FPGA 보드, UART 인터페이스, PC, 구동 소프트웨어로 구성되는 검증 시스템을 통해 하드웨어 동작을 검증하였으며, Virtex5 XC5VSX-95T FPGA 디바이스가 사용되었다. AAW 크립토 프로세서의 FPGA 검증결과는 그림 6과 같다.

성능/효과

AAW 크립토 프로세서의 FPGA 검증결과는 그림 6과 같다. 그림 6-(a)는 키 길이 128-비트의 ARIA 블록암호의 검증결과 화면이며, 좌측의 원본 이미지를 FPGA 로 전송하여 AAW 크립토 프로세서에서 암호화한 결과는 중앙의 이미지와 같으며, 원본 이미지가 랜덤 값으로 암호화되었음을 확인할 수 있다. 중앙의 암호화된 이미지를 다시 FPGA로 전송하여 AAW 크립토 프로세서에서 복호화한 결과는 우측의 이미지와 같으며, 원본 이미지가 정확하게 복원되었다.
80 MHz 클록 주파수로 동작하는 경우에, 키 길이에 따라 ARIA 암호·복호는 787 Mbps, 602 Mbps, AES 암호·복호는 930, Mbps, 682 Mbps의 처리율을 가지며, Whirlpool 해시함수는 512 Mbps의 처리율을 갖는 것으로 평가되었다.
18㎛ CMOS 표준 셀 라이브러리로 합성한 결과, 최대 80 MHz 의 클록 주파수로 동작 가능한 것으로 평가되었다. 80 MHz의 클록 주파수로 합성한 결과, 68,531 GE로 구현되었으며, Whirlpool 해시함수의 패더 블록을 제외하면 43,335 GE이다. 80 MHz 클록 주파수로 동작하는 경우에, 키 길이에 따라 ARIA 암호·복호는 787 Mbps, 602 Mbps, AES 암호·복호는 930, Mbps, 682 Mbps의 처리율을 가지며, Whirlpool 해시함수는 512 Mbps의 처리율을 갖는 것으로 평가되었다.
그림 6-(b)는 Whirlpool 해시함수 동작 모드의 검증결과를 보이고 있다. AAW 크립토 프로세서의 Whirlpool 함수를 통해 얻어진 메시지 다이제스트와 소프트웨어로 연산된 결과를 비교해서 일치함을 확인하였다. 이와 같은 FPGA 검증을 통해 설계된 AAW 크립토 프로세서가 하드웨어 상에서 올바르게 동작함을 확인하였다.
8 Kbps/gate로 본 논문의 설계에 비해 약 1/10 정도로 낮다. 문헌 [12]의 사례는 ARIA 알고리듬의 128 비트 단일 키 길이를 지원하는 반면에 본 논문의 AAW 프로세서는 세 가지 알고리듬과 두 가지 키 길이를 지원하면서도 게이트당 처리율 측면에서 우수한 것으로 평가된다. 문헌 [13]의 사례는 ARIA와 AES의 통합 구현이지만 128 비트의 키 길이만 지원하므로, 128 비트와 256 비트의 두 가지 키 길이와 Whirlpool 해시 함수를 지원하는 본 논문의 설계에 비해 적은 게이트 수로 구현되었다.
본 논문의 설계는 국제표준 블록암호 AES와 국내표준 블록암호 ARIA 그리고 경량 해시함수 Whirlpool를 동시에 지원하면서 약 68,000 GE의 적은 하드웨어와 510～930 Mbps의 성능을 가져 유용성 측면에서 우수하며, 경량 하드웨어 보안 모듈을 필요로 하는 IoT 보안 응용에 적합한 것으로 평가된다.
설계된 AAW 크립토 프로세서는 0.18㎛ CMOS 표준 셀 라이브러리로 합성한 결과, 최대 80 MHz 의 클록 주파수로 동작 가능한 것으로 평가되었다. 80 MHz의 클록 주파수로 합성한 결과, 68,531 GE로 구현되었으며, Whirlpool 해시함수의 패더 블록을 제외하면 43,335 GE이다.
AAW 크립토 프로세서의 Whirlpool 함수를 통해 얻어진 메시지 다이제스트와 소프트웨어로 연산된 결과를 비교해서 일치함을 확인하였다. 이와 같은 FPGA 검증을 통해 설계된 AAW 크립토 프로세서가 하드웨어 상에서 올바르게 동작함을 확인하였다.
그림 6-(a)는 키 길이 128-비트의 ARIA 블록암호의 검증결과 화면이며, 좌측의 원본 이미지를 FPGA 로 전송하여 AAW 크립토 프로세서에서 암호화한 결과는 중앙의 이미지와 같으며, 원본 이미지가 랜덤 값으로 암호화되었음을 확인할 수 있다. 중앙의 암호화된 이미지를 다시 FPGA로 전송하여 AAW 크립토 프로세서에서 복호화한 결과는 우측의 이미지와 같으며, 원본 이미지가 정확하게 복원되었다. 그림 6-(b)는 Whirlpool 해시함수 동작 모드의 검증결과를 보이고 있다.
최대 80 MHz의 클록 주파수로 동작하는 경우에, ARIA는 602∼787 Mbps의 처리율, AES는 682∼930 Mbps의처리율, 그리고 Whirlpool은 512 Mbps 처리율을 갖는 것으로 평가되었다.

후속연구

최대 80 MHz의 클록 주파수로 동작하는 경우에, ARIA는 602∼787 Mbps의 처리율, AES는 682∼930 Mbps의처리율, 그리고 Whirlpool은 512 Mbps 처리율을 갖는 것으로 평가되었다. 본 논문의 AAW 크립토 프로세서는 하드웨어 경량화와 저전력을 특징으로 하므로, 제한된 자원을 가져 경량 하드웨어가 필요한 IoT, RFID, WSN 등 다양한 응용분야의 정보보호 SoC 설계에 IP로 활용이 가능하다.

질의응답

핵심어	질문	논문에서 추출한 답변
	널리 사용되는 대칭키 암호에는 어떤 것들이 있는가?	정보보안의 가장 기본적인 요소는 인가된 (비밀키를 가지고 있는) 사용자만 내용을 확인할 수 있도록 정보를 암호화하는 기밀성이며, 이를 위해 대칭키 방식의 블록암호가 사용된다. 널리 사용되는 대칭키 암호로는 AES (Advanced Encryption Standard)[3], ARIA (Academy, Research Institute, Agency)[4] , LEA (Lightweight EncryptionAlgorithm)[5] 등이 있다. 정보보안의 또 다른 핵심 요소는 제3자에 의해 정보가 변경, 조작되지 않았음을 확인할 수 있도록 정보의 무결성을 검증하거나, 디바이스 간 인증을 통해 정당한 사용자만 접근할 수 있도록 하는 것이다.
	RFID, 무선 센서 네트워크 (WSN)와 같은 응용 분야의 정보보안을 위해서 무엇이 필요한가?	사물인터넷 (Internet of Things) 기술을 기반으로 하는 다양한 융합 서비스들이 활성화됨에 따라 보안 위협에 대응할 수 있는 정보보안 기술의 중요성이 부각되고 있다. 특히, RFID, 무선 센서 네트워크 (WSN)와 같이 제한된 가용 자원을 갖는 응용분야의 정보보안을 위해서는 대칭키(symmetric key) 암호와 해시 (hash) 함수 기반의 경량 하드웨어 보안 솔루션이 필요하다.[1,2]
	ARIA는 키 길이에 따라 몇 번의 라운드 변환을 제공하는가?	ARIA [4] 는 128-비트의 평문(암호문) 블록을 암호(복호)화하여 동일한 길이의 암호문(평문)을 만드는 대칭키 방식의 블록암호 알고리듬이다. 128, 192, 256 비트의 세 가지 키 길이를 지원하며, 키 길이에 따라 12, 14, 16회의 라운드 변환을 수행하는 ISPN (Involution SPN) 구조를 갖는다. AES [3]는 2001년도 NIST에 의해 표준으로 제정된 대칭키 방식의 블록암호 알고리듬이며, non-Feistel SPN 구조를 갖는다.

참고문헌 (13)

A. Whitmore, A. Anurag, and L.D. Xu, "The Internet of Things - A Survey of Topics and Trends, " Information Systems Frontiers, vol. 17, no. 2, pp. 261-274, 2015. DOI: 10.1007/s10796-014-9489-2

상세보기
C. Maple, "Lightweight Cryptography Applicable to Various IoT Devices," NEC Technical Journal, vol. 12, no. 1, pp. 67-71, 2017.
Advanced Encryption Standard, NIST Standard FIPS 197, Nov. 2001.
128 bit Block Encryption Algorithm ARIA, KS X 1213:2004, 2004.
128-Bit Block Cipher LEA, TTA Standard TTAK.KO-12.0223, 2013.
Secure hash standard (SHS) , NIST Standard FIPS PUB 180-4, Mar. 2012.
P. Kitsos and O. Koufopavlou., "Whirlpool Hash Function: Architecture and VLSI Implementation," Proc. of International Symp. on Circuits and Systems, pp. 893-896, 2004. DOI: 10.1109/ISCAS.2004.1329416
Guideline on Usage for Hash Function, TTA Standard. TTAK.KO-12.0109, 2009.
K.B. Kim and K.W. Shin, "A Unified ARIA-AES Cryptographic Processor Supporting Four Modes of Operation and 128/256-bit Key Lengths," Journal of The Korea Institute of Information and Communication Engineering, vol. 21, no. 4, pp. 795-803, 2017. DOI: 10.6109/jkiice.2017.21.4.795
A. Satoh, "ASIC Hardware Implementations for 512-bit Hash Function Whirlpool," Proc. of International Symposium on Circuits and Systems, pp. 2917-2920, 2008. DOI: 10.1109/ISCAS.2008.4542068
H.K. Ahn and K.W. Shin, "AES-128/192/256 Rijndael Cryptoprocessor with On-the-fly Key Scheduler," Journal of The Institute of Electronics Engineers of Korea, vol. 39-SD, no. 11, pp. 961-971, 2002.
J. Park, Y.D. Kim, S. Yang and Y. You, "Low Power Compact Design of ARIA Block Cipher," Proc. of International Symposium on Circuits and Systems, pp. 313-316, 2006. DOI: 10.1109/ISCAS.2006.1692585
B.S. Koo, G.H. Ryu, T.J. Chang and S. Lee, "Design of an Efficient AES-ARIA Processor using Resource Sharing Technique," Journal of The Korea Institute of Information Security and Cryptology, vol. 18, no. 6A, pp. 39-49, Dec. 2008.

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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