[논문]셀프-캐스코드 구조를 적용한 LDO 레귤레이터 설계

최성열; 김영석

doi:10.6109/jkiice.2018.22.7.993

셀프-캐스코드 구조를 적용한 LDO 레귤레이터 설계
Design of Low Dropout Regulator using self-cascode structure 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.22 no.7, 2018년, pp.993 - 1000

최성열 (Department of Semiconductor Engineering, Chungbuk National University) , 김영석 (Department of Semiconductor Engineering, Chungbuk National University)

초록
AI-Helper

본 논문에서는 셀프-캐스코드 구조를 이용한 LDO 레귤레이터를 제안하였다. 셀프-캐스코드 구조의 소스 측 MOSFET의 채널 길이를 조절하고, 드레인 측 MOSFET의 바디에 순방향 전압을 인가함으로써 최적화하였다. 오차 증폭기 입력 차동단의 셀프-캐스코드 구조는 높은 트랜스컨덕턴스를 가지도록, 출력단은 높은 출력 저항을 가지도록 최적화하였다. 제안 된 LDO 레귤레이터는 $0.18{\mu}m$ CMOS 공정을 사용하였고, SPECTERE를 이용하여 시뮬레이션 되었다. 제안 된 셀프-캐스코드 구조를 이용한 LDO 레귤레이터의 로드 레귤레이션은 0.03V/A로 기존 LDO의 0.29V/A보다 급격하게 개선되었다. 라인 레귤레이션은 2.23mV/V로 기존 회로보다 약 3배 향상되었다. 안정화 속도는 625ns로 기존 회로보다 346ns 개선되었다.

Abstract ▼ AI-Helper

This paper proposes a low-dropout voltage regulator(LDO) using self-cascode structure. The self-cascode structure was optimized by adjusting the channel length of the source-side MOSFET and applying a forward voltage to the body of the drain-side MOSFET. The self-cascode of the input differential stage of the error amplifier is optimized to give higher transconductance, but the self-cascode of the output stage is optimized to give higher output resistance, The proposed LDO using self-cascode structure was designed by a $0.18{\mu}m$ CMOS technology and simulated using SPECTRE. The load regulation of the proposed LDO regulator was 0.03V/A, whereas that of the conventional LDO was 0.29V/A. The line regulation of the proposed LDO regulator was 2.23mV/V, which is approximately three times improvement compared to that of the conventional LDO. The transient response of the proposed LDO regulator was 625ns, which is 346ns faster than that of the conventional LDO.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

본 논문에서는 셀프-캐스코드 구조를 적용한 오류 증폭기와 패스 소자를 이용하여 향상된 레귤레이션 특성과 과도 응답 특성을 가지는 LDO 레귤레이터를 설계하였다. 셀프-캐스코드 구조를 적용할 경우, 기존의 LDO레귤레이터[8]보다 높은 전압이득과 넓은 단일이득대역폭을 가져, 레귤레이션 특성이 개선된다.

제안 방법

)에 대한 문턱전압의 변화를 나타낸다. 게이트-소스 전압(V_GS)은 0.6V, 드레인- 소스 전압(V_DS)이 0.9V일 때, 바디 전압을 0V부터 1V까지 변화시켜 문턱전압을 확인하였다. 그 결과 바디 전압이 증가할수록 문턱전압은 감소하는 것을 알 수 있다.
입력단 MOSFET을 제외한 바이어스 단과 출력단의 MOSFET은 출력저항의 최적화를 위해 소스 측 길이를 585nm, 드레인 측 길이를 315nm로 하였다. 또한 순방향 바디 전압(V_CMP, V_CMN)을 통해 드레인 측 문턱전압을 낮춰 모든 MOSFET이 포화영역으로 동작할 수 있도록 하였다.
문턱전압을 낮추기 위해 바디 전압을 매우 높이거나 낮추면 기생 다이오드의 영향을 받을 수 있다. 본 논문에서는 셀프-캐스코드 구조의 nMOSFET의 바디 전압을 0.6V, pMOSFET의 바디 전압을 1.4V로 하였다. 이때 문턱전압의 값은 nMOSFET일 때 0.
본 논문에서는 셀프-캐스코드 구조를 적용한 LDO레귤레이터를 설계하였다. 설계 된 LDO 레귤레이터는기존의 LDO 레귤레이터에 셀프-캐스코드 구조를 적용하였으며, 채널 길이의 비율을 조절하고 드레인 측 MOSFET에 적절한 순방향 바디 전압을 인가하여 출력 저항과 트랜스컨덕턴스를 최적화하였다. LDO 레귤레이터의 이득은 기존의 LDO 레귤레이터보다 약 14dB 증가하였으며, 단일이득대역폭도 미세하게 증가하였다.
셀프-캐스코드 구조를 적용한 패스소자는 트랜스컨덕턴스를 최적화하였다. 즉, 소스 측 채널 길이(L MP, S)를180nm, 드레인 측 채널 길이(L MP, D)를 720nm로 설정하였다.
)에 대한 문턱전압의 변화를 나타낸다. 소스-게이트 전압(V_SG)은 0.6V, 소스-드레인 전압(V_SD)이 0.9V일 때, 바디 전압을 1.1V부터 1.8V까지 변화시켜 문턱전압을 확인하였다. 그 결과 바디 전압이 감소할수록 문턱전압은 감소하는 것을 알 수 있다.
그림 14는 기존의 LDO 레귤레이터와 제안한 LDO레귤레이터의 부하전류변화에 대한 과도응답특성을 비교한다. 입력전압 1.8V에서 부하전류가 10A~10mA의 범위로 변동할 때, 출력전압의 변화를 확인하였다. 기존 LDO 레귤레이터의 오버슈트와 언더슈트는 48mV이며, 안정화 시간은 895ns이다.
제안하는 LDO 레귤레이터는 최대 부하 전류(I_OUT,MAX)를 10mA로 정하여 패스 소자의 비율을 구하였다. 채널 길이를 900nm로 정하고 주어진 공정 파라미터인 μ_pC_ox=42.
채널 길이를 900nm로 정하고 주어진 공정 파라미터인 μpCox=42.4μA/V2, Vsd.sat = 200mV 을 식(4)에 대입하여 패스 소자의 채널 폭을 구하였다

대상 데이터

OTA의 이득은 입력단의 트랜스컨덕턴스와 출력단의 저항 값의 곱이다. 따라서 입력단의 MOSFET은 트랜스컨덕턴스 최적화를 위해 소스 측(M_1,S, M_2,S) 길이를 최소 길이인 180nm, 드레인 측(M_1,D, M_2,D) 길이를 720nm로 하였다. 입력단 MOSFET을 제외한 바이어스 단과 출력단의 MOSFET은 출력저항의 최적화를 위해 소스 측 길이를 585nm, 드레인 측 길이를 315nm로 하였다.
따라서 입력단의 MOSFET은 트랜스컨덕턴스 최적화를 위해 소스 측(M_1,S, M_2,S) 길이를 최소 길이인 180nm, 드레인 측(M_1,D, M_2,D) 길이를 720nm로 하였다. 입력단 MOSFET을 제외한 바이어스 단과 출력단의 MOSFET은 출력저항의 최적화를 위해 소스 측 길이를 585nm, 드레인 측 길이를 315nm로 하였다. 또한 순방향 바디 전압(V_CMP, V_CMN)을 통해 드레인 측 문턱전압을 낮춰 모든 MOSFET이 포화영역으로 동작할 수 있도록 하였다.
셀프-캐스코드 구조를 적용한 패스소자는 트랜스컨덕턴스를 최적화하였다. 즉, 소스 측 채널 길이(L MP, S)를180nm, 드레인 측 채널 길이(L MP, D)를 720nm로 설정하였다. 기존 패스소자의 트랜스컨덕턴스는 35.

데이터처리

제안하는 LDO 레귤레이터의 설계는 Magna 0.18 ㎛ 표준 CMOS 공정을 이용하여 설계 및 제작되었으며 Cadence사의 Virtuoso와 Spectre를 이용하여 시뮬레이션 결과를 확인하였다.
표 2에 기존의 구조와 제안한 LDO 레귤레이터의 성능을 비교하였다. 단일 MOSFET을 사용한 LDO 레귤레이터보다 셀프-캐스코드를 적용한 LDO 레귤레이터가더 향상된 성능을 가지고 있음을 확인할 수 있다.

이론/모형

그림 8은 제안하는 셀프-캐스코드 구조를 적용한 오류 증폭기를 보여준다. 기존의 OTA에 셀프-캐스코드 구조를 적용하였다. OTA의 이득은 입력단의 트랜스컨덕턴스와 출력단의 저항 값의 곱이다.
제안한 LDO 레귤레이터의 경우 1단 오류 증폭기와 패스 소자의 이득 단이 추가된 2단 증폭기의 구조를 가진다. 따라서 주파수 보상은 필수적이며, 밀러 주파수 보상법(Miller Compensation)을 사용하였다.
본 논문에서는 셀프-캐스코드 구조를 적용한 LDO레귤레이터를 설계하였다. 설계 된 LDO 레귤레이터는기존의 LDO 레귤레이터에 셀프-캐스코드 구조를 적용하였으며, 채널 길이의 비율을 조절하고 드레인 측 MOSFET에 적절한 순방향 바디 전압을 인가하여 출력 저항과 트랜스컨덕턴스를 최적화하였다.

성능/효과

설계 된 LDO 레귤레이터는기존의 LDO 레귤레이터에 셀프-캐스코드 구조를 적용하였으며, 채널 길이의 비율을 조절하고 드레인 측 MOSFET에 적절한 순방향 바디 전압을 인가하여 출력 저항과 트랜스컨덕턴스를 최적화하였다. LDO 레귤레이터의 이득은 기존의 LDO 레귤레이터보다 약 14dB 증가하였으며, 단일이득대역폭도 미세하게 증가하였다.
8V까지 변화시켜 문턱전압을 확인하였다. 그 결과 바디 전압이 감소할수록 문턱전압은 감소하는 것을 알 수 있다.
9V일 때, 바디 전압을 0V부터 1V까지 변화시켜 문턱전압을 확인하였다. 그 결과 바디 전압이 증가할수록 문턱전압은 감소하는 것을 알 수 있다.
표 2에 기존의 구조와 제안한 LDO 레귤레이터의 성능을 비교하였다. 단일 MOSFET을 사용한 LDO 레귤레이터보다 셀프-캐스코드를 적용한 LDO 레귤레이터가더 향상된 성능을 가지고 있음을 확인할 수 있다.
그림 11은 부하전류가 10mA일 때, 기존의 LDO 레귤레이터와 제안한 셀프-캐스코드 구조의 LDO 레귤레이터의 주파수 응답을 비교하여 나타낸다. 모의실험 결과, 제안한 LDO 레귤레이터의 이득은 76.06dB로 기존의 구조보다 약 20dB 증가한 것을 확인할 수 있다. 또한 단일이득주파수는 2.
46mS이다. 셀프-캐스코드 구조의 최적화 후 패스소자의 트랜스 컨덕턴스는 79.15mS로 약 2배 증가하였다. 트랜스컨덕턴스를 최대로 하면, 식 (5)에 의해 단일이득대역폭이 증가하여 안정화 속도가 향상된다.
기존의 오류증폭기와 셀프-캐스코드 구조를 적용한 오류 증폭기의 주파수 응답을 그림 9에서 보여준다. 이득은 기존의 오류 증폭기보다 12.7dB 증가했고, 단일이득대역폭은 5.7MHz 증가한 것을 확인할 수 있다. 제안한 셀프-캐스코드 구조를 적용한 오류 증폭기의 성능을 표 1에 나타내었다.
그림 13은 기존의 LDO 레귤레이터와 제안한 LDO레귤레이터의 라인 레귤레이션 DC 특성 모의실험 결과이다. 제안한 LDO 레귤레이터의 라인 레귤레이션은2.23mV/A로 기존의 LDO 레귤레이터보다 성능이 약 3배 향상되었다.
그림 12는 기존의 LDO 레귤레이터와 제안한 LDO레귤레이터의 로드 레귤레이션 DC 특성 모의실험 결과이다. 제안한 LDO 레귤레이터의 로드 레귤레이션은0.03V/A로 기존의 LDO 레귤레이터보다 성능이 약 10배 향상되었다.
기존 LDO 레귤레이터의 오버슈트와 언더슈트는 48mV이며, 안정화 시간은 895ns이다. 제안한 셀프-캐스코드 구조의 LDO 레귤레이터의 경우 오버슈트와 언더슈트는 26mV이며, 안정화 시간은 583ns로 기존의 LDO 레귤레이터보다 향상된 결과를 보여준다.

질의응답

핵심어	질문	논문에서 추출한 답변
	캐스코드 구조의 문제점은?	레귤레이션 특성은 전압 이득이 높을수록 좋아지며, 아날로그 회로 설계에서 전압 이득과 출력 저항을 증가시키기 위해 사용되고 있는 대표적인 구조는 캐스코드(Cascode) 구조이다. 하지만 단일 MOSFET에 비해 출력 전압 스윙이 감소하여 저전압에서는 사용하기 어렵다. 이러한 문제를 해결한 구조가 셀프-캐스코드(Self-Cascode) 구조이다[4].
	LDO 레귤레이터에 셀프-캐스코드 구조를 적용할 때 좋은 점은?	본 논문에서는 셀프-캐스코드 구조를 적용한 오류 증폭기와 패스 소자를 이용하여 향상된 레귤레이션 특성과 과도 응답 특성을 가지는 LDO 레귤레이터를 설계하였다. 셀프-캐스코드 구조를 적용할 경우, 기존의 LDO레귤레이터[8]보다 높은 전압이득과 넓은 단일이득대역폭을 가져, 레귤레이션 특성이 개선된다.
	셀프-캐스코드 구조를 LDO레귤레이터에 적용한 결과 어떤 이점을 얻었는가?	설계 된 LDO 레귤레이터는기존의 LDO 레귤레이터에 셀프-캐스코드 구조를 적용하였으며, 채널 길이의 비율을 조절하고 드레인 측 MOSFET에 적절한 순방향 바디 전압을 인가하여 출력 저항과 트랜스컨덕턴스를 최적화하였다. LDO 레귤레이터의 이득은 기존의 LDO 레귤레이터보다 약 14dB 증가하였으며, 단일이득대역폭도 미세하게 증가하였다.

참고문헌 (11)

X. Tong and K. Wei, "A fully integrated fast-response LDO voltage regulator with adaptive transient current distribution," in Proceedings of 2017 IEEE Computer Society Annual Symposium on VLSI, Bochum: North rhine-Westphalia, pp. 651-654, 2017.
K. C. Woo, J. H. Sim, T. W. Kim, S. K. Hwang and B. D. Yang, "Fast-Transient Digital LDO Regulator With Binary-Weighted Current Control," Journal of the Korea Institute of Information and Communication Engineering, vol. 20, no. 6, pp. 1154-1162, Jun. 2016.

원문보기 상세보기
J. Y. Lee and L. Kolasani, (2015, March). Security Based Network for Health Care System. Asia-pacific Journal of Convergent Research Interchange, 1(1), pp. 1-6, Available: http://dx.doi.org/10.21742/APJCRI.2015.03.01.
S. S. Rajput, and S. S. Jamuar. "Low voltage analog circuit design techniques." IEEE Circuits and Systems Magazine, vol.2, no.1, pp. 24-42, Aug. 2002.

상세보기
K. Y. Na, "OPAMP Design Using Optimized Self-Cascode Structures," Transactions on Electrical and Electronic Materials, vol.15, no.3, pp. 149-154, Jun. 2014.

원문보기 상세보기
K. J. Baek, J. M. Gim, H. S. Kim, K. Y. Na, N. S. Kim, and Y. S. Kim, "Analogue circuit design methodology using self-cascode structures," Electronics Letters, vol.49, no.9, pp. 591-592, Apr. 2013.

상세보기
J. Kaur, N. Prakash, and S. S. Rajput, "Low voltage high performance self cascode CCII," in Proceedings of Multitopic Conference, Karachi: Sind, pp. 7-11, 2008.
R. J. baker, H. W. Li, and D. E. Boyce, CMOS Circuit Design, Layout, and Simulation, New York,NY: IEEE Press, 1998.
S. Y. Yoon, "Design of A Folded-Cascode OPAMP Using Optimized Self-Cascode Structures," M.S. thesis, Chungbuk National University, Cheong-ju, 2014.
A. Zeki, and H. Kuntman. "High-linearity low-voltage self-cascode class AB CMOS current output stage," in Proceedings of the IEEE 2000 International Symposium on Circuits and Systems, Geneva: Geneva, pp. 257-260, 2000.
I. Fujimori and T. Sugimoto, "A 1.5 V, 4.1 mW dual-channel audio delta-sigma D/A converter," IEEE Journal of Solid-State Circuits, vol. 33, no. 12, pp. 1863-1870, Dec. 1998.

상세보기

저자의 다른 논문 :

LOADING...

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증