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문제 정의
- 이 논문에서는 압축센싱 수신기의 디지털 단 개발에 적용된 디지털 신호처리 알고리즘을 Xilinx FPGA(Field Programmable Gate Array)로 구현하는 과정 및 결과를 논의하였다. 압축신호 탐지 및 복원에는 Orthogonal Matching Pursuit(OMP) 알고리즘을 활용하였다.
제안 방법
- R 행렬 계산 모듈에서는 OMP 알고리즘의 8, 9단계가 같이 수행되도록 설계하였다. 정합 모듈과 같이 4개의 표본이 동시에 계산되도록 설계하였다.
- Vivado HLS 합성 시 적용한 주요 옵션은 Table 3과 같다. Vivado에서 구현 시 발생하는 timing violation을 최대한 줄이기 위해 bind, schedule, uncertainty 3가지 옵션을 설정하였다.
- OMP 알고리즘은 현재의 출력이 다음의 입력으로 사용되는 궤한 구조이기 때문에, 입력 데이터가 내부 과정을 거쳐 출력되기까지 동일 연산이 반복 횟수 k만큼 반복되어 수행되어야 한다. 따라서 ADC 데이터를 실시간으로 처리하기 위해서 Fig. 1과 같이 전체 신호처리 로직을 파이프라인 구조로 설계하였다. 이때 k값은 0과 1이 된다.
- 따라서 Y행렬을 비롯한 신호들이 되도록 모듈 내부를 그대로 지나쳐 다음 모듈로 전달되도록 설계하였다.
- Rabah[6]은 변형된 촐레스키 분해를 적용하여 루트 연산 없이 역행렬을 계산하였다. 또한 Matlab Simulink을 토대로 하는 Xilinx System Generator를 활용하여 그래픽 인터페이스 환경에서 로직을 설계하였다. L.
- 이를 위해 데이터의 흐름을 고려한 로직 구조(dataflow)를 적용하였으며, 기존의 연구보다 더 많은 FPGA 자원을 활용하여 선형대수 연산을 병렬로 처리하였다. 또한 압축신호를 주파수 영역에서 처리할 수 있도록 복소수 연산을 도입하였다.
- 로직설계에 앞서 먼저 Matlab으로 알고리즘을 구현하고, 비트수 변화에 따른 OMP 알고리즘의 성능을 모의실험 하였다. 실험 결과 14 비트 이상의 고정 소수점 변수를 사용한 경우 95 % 이상의 신호 복원 성능을 확인할 수 있었다.
- 본 논문에서는 orthogonal matching pursuit 알고리즘을 바탕으로 압축신호를 실시간으로 탐지하고 복원하는 신호처리 로직을 Xilinx Vivado HLS를 활용하여 설계하였다. 설계한 로직은 124 MHz의 속도로 동작하며, 실시간으로 압축신호를 입력받아 1.
- 불필요한 로직자원의 소모를 줄이고 게이트 간 경로가 원활히 지정되도록 최적화를 수행하였다.
- 이런 경우 FPGA에서 로직이 제대로 동작하지 않는다. 이 문제를 해결하고자, 행렬곱 반복문 내의 시작주기를 증가시켰다. 그러면 Vivado HLS가 반복문 내 연산을 여유 있게 스케줄링 하여 게이트 간 critical path가 감소하는 효과가 있다.
- 제안한 디지털 로직은 고속으로 입력되는 압축신호를 실시간으로 처리할 수 있도록 설계하였다. 이를 위해 데이터의 흐름을 고려한 로직 구조(dataflow)를 적용하였으며, 기존의 연구보다 더 많은 FPGA 자원을 활용하여 선형대수 연산을 병렬로 처리하였다. 또한 압축신호를 주파수 영역에서 처리할 수 있도록 복소수 연산을 도입하였다.
- 입출력 데이터는 주로 비트폭이 큰 복소 행렬 이므로, 입출력 포트는 모두 블록램(BRAM) 인터페이스로 설계하였다. Fig.
- 다음 블록에서는 선택 블록의 출력을 서로 곱하여 C행렬을 생성한다. 정합 모듈과 같이 가장 안쪽 반복문이 풀리도록 두 번째 반복문에 파이프라인 directive를 적용하였다.
- 정합 모듈에는 3개의 for 반복문이 있고, 각 반복문의 번호를 바깥부터 차례대로 r, c, m라 할 때, 모든 연산은 m 반복문에서 수행되도록 하였다. Fig.
- Vivado HLS는 C/C++ 언어를 Xilinx FPGA에 최적화된 HDL로 변환해 주기 때문에, 적절한 하드웨어 구조를 설정하면 알고리즘 로직 구현에 소모되는 시간과 비용을 절약할 수 있다. 제안한 디지털 로직은 고속으로 입력되는 압축신호를 실시간으로 처리할 수 있도록 설계하였다. 이를 위해 데이터의 흐름을 고려한 로직 구조(dataflow)를 적용하였으며, 기존의 연구보다 더 많은 FPGA 자원을 활용하여 선형대수 연산을 병렬로 처리하였다.
- 4와 같다. 총 7개의 모듈로 구성되어 있으며, 입력 데이터가 순차적으로 모듈을 거치도록 모듈단위 파이프라인 설계(dataflow)를 하였다.
- 따라서 FFT IP의 출력을 입력받는 OMP 로직은 256 클록인 1024 ns 시간마다 데이터를 처리할 수 있어야 한다. 하지만 동작 클록이 낮을수록 로직 구현 (implementation) 과정이 수월한 것을 고려해 OMP 알고리즘의 동작 주파수를 124 MHz로 낮추어 설정하였다. 이 때 매 클록은 1/124 MHz ≈ 8 ns이며, 시작주기는 1024 ns/8 ns = 128 클록이 되어야 한다.
대상 데이터
- Knoop[3] 로직의 성능을 비교한 결과를 Table 7에 나타내었다. 제안한 로직의 알고리즘 파라미터는 N = 48, M = 20, K = 2이고, Kintex Ultrascale FPGA(xcku115-flvb2104-2-i)를 타겟으로 하였다. B.
데이터처리
- 알고리즘 변형 여부 이외에도 알고리즘 파라미터인 측정행렬의 크기와 Sparsity 값, 로직 처리시간(latency), 동작 주파수, 자원사용량 등이 비교 요소로 사용되었다. 또한 정규화한 제곱평균오차(Normalized Mean Square Error, NMSE)가 컴퓨터 시뮬레이션과 FPGA 수행 결과를 비교하는 성능척도로 사용되었다.
이론/모형
- 압축신호 탐지 및 복원에는 Orthogonal Matching Pursuit(OMP) 알고리즘을 활용하였다. OMP 알고리즘은 다수의 행렬 연산이 포함되어있어 HDL(Hardware Description Language)를 활용하여 로직을 직접 설계하기 보다는 로직의 수정과 디버깅이 용이한 Xilinx Vivado HLS(High-Level Synthesis)를 사용하였다. Vivado HLS는 C/C++ 언어를 Xilinx FPGA에 최적화된 HDL로 변환해 주기 때문에, 적절한 하드웨어 구조를 설정하면 알고리즘 로직 구현에 소모되는 시간과 비용을 절약할 수 있다.
- 입력 데이터를 실시간으로 처리하는 로직을 설계 하려면 처리시간 보다는 시작주기 조건을 만족해야 한다. 신호처리 로직의 시작주기를 전처리 1 단계에 사용되는 Xilinx FFT IP[8]에 따라 결정하였다. 길이가 256이고, 스트리밍 구조를 갖는 Xilinx FFT IP의 시작주기는 1 클록이지만, 256개 표본이 모두 출력되기 까지는 256 클록이 필요하다.
- 이 논문에서는 압축센싱 수신기의 디지털 단 개발에 적용된 디지털 신호처리 알고리즘을 Xilinx FPGA(Field Programmable Gate Array)로 구현하는 과정 및 결과를 논의하였다. 압축신호 탐지 및 복원에는 Orthogonal Matching Pursuit(OMP) 알고리즘을 활용하였다. OMP 알고리즘은 다수의 행렬 연산이 포함되어있어 HDL(Hardware Description Language)를 활용하여 로직을 직접 설계하기 보다는 로직의 수정과 디버깅이 용이한 Xilinx Vivado HLS(High-Level Synthesis)를 사용하였다.
성능/효과
- Table 5에는 하위 모듈 별 처리시간과 자원사용량 값을 막대그래프와 함께 나타내었다. 두 OMP 모듈 모두 정합 단계에서 240개 이상의 DSP가 소모되고, 100 클록 이상의 처리시간이 필요한 것을 확인할 수 있다. 주목할 점은 역행렬 계산에 필요한 DSP 사용량이 k = 0 모듈 대비 k = 1 모듈에서 대폭 증가한 것이다.
- 6은 게이트간 critical path를 완화하는 Vivado HLS directive 소스코드이다. 시작주기를 1에서 2로 증가 시키면 처리시간 또한 2배 증가하지만, UNROLL factor directive를 통해 반복문의 반복횟수를 factor배 만큼 줄임으로써 자원 사용량을 2배 증가시켜 모듈의 처리시간을 그대로 유지할 수 있다.
- 로직설계에 앞서 먼저 Matlab으로 알고리즘을 구현하고, 비트수 변화에 따른 OMP 알고리즘의 성능을 모의실험 하였다. 실험 결과 14 비트 이상의 고정 소수점 변수를 사용한 경우 95 % 이상의 신호 복원 성능을 확인할 수 있었다. 실험 결과에 따라 결정된 입출력 데이터의 크기와 고정 소수점 형식은 Table 2와 같다.
- Knoop[3]은 N = 128 M = 32, K = 5에 대해 Virtex7 FPGA를 사용하였다. 제안한 로직은 B. Knoop[3]에 비해 블록램(BRAM)은 16배, DSP 코어 약 2.5배, 플립플롭(FF)은 약 5.6배, 룩업테이블(LUT)은 약 9.7배로 보다 많은 자원을 사용하지만 처리시간은 약 10배 빠른 것을 알 수 있다. 이는 실시간 처리를 목표로 디지털 로직을 설계했기 때문이다.
- 024 μs 시간단위로 원 신호의 스펙트럼을 복원할 수 있다. 타깃 FPGA인 Xilinx Kintex ultarscale 은 두 개의 실리콘 웨이퍼가 적층되어 있는 구조로 단일 웨이퍼 기준 DSP 자원 소모량은 60 %, 플립플롭은 18 %, 룩업테이블은 55 % 인 것을 확인할 수 있었다.
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