[논문]분해능 향상을 위해 듀얼 에지 플립플롭을 사용하는 시간-디지털 변환기

최진호

doi:10.6109/jkiice.2019.23.7.816

초록
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듀얼에지 T 플립플롭을 사용하여 카운터 타입의 시간-디지털 변환기를 설계하였다. 시간-디지털 변환기는 공급 전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정으로 설계하였다. 일반적인 시간-디지털 변환기에서 클록의 주기가 T일 때, 입력신호와 클록의 비동기로 인하여 클록의 주기에 해당하는 변환 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기의 클록은 입력신호인 시작신호와 동기화되어 생성된다. 그 결과 시작신호와 클록의 비동기로 인해 발생할 수 있는 변환 에러는 발생하지 않는다. 그리고 카운터를 구성하는 플립플롭은 분해능 향상을 위해 클록의 상승에지와 하강에지에서 동작하는 듀얼에지 플립플롭으로 구성하였다.

Abstract ▼ AI-Helper

A counter-type time-to-digital converter was designed using a dual edge T flip-flop. The time-to-digital converter was designed with a $0.18{\mu}m$ CMOS process at a supply voltage of 1.5 volts. In a typical time-to-digital converter, when the period of the clock is T, a conversion error ...

A counter-type time-to-digital converter was designed using a dual edge T flip-flop. The time-to-digital converter was designed with a $0.18{\mu}m$ CMOS process at a supply voltage of 1.5 volts. In a typical time-to-digital converter, when the period of the clock is T, a conversion error corresponding to the period of the clock occurs due to the asynchronism between the input signal and the clock. However, the clock of the time-to-digital converter proposed in this paper is generated in synchronization with the start signal which is the input signal. As a result, conversion errors that may occur due to asynchronization of the start signal and the clock do not occur. The flip-flops constituting the counters are composed of dual-edge flip-flops operating at the positive and negative edges of the clock to improve the resolution.

주제어

표/그림 (8)

그림 Fig. 1 Start and stop signals in time-to-digital converter
그림 Fig. 2 Time-to-digital converter (a) conventional countertype time-to-digital converter (b) proposed counter-type time-to-digital converter
그림 Fig. 4 The proposed time-to-digital converter
그림 Fig. 3 Input and output signals in conventional time-todigital converter
그림 Fig. 5 Input and output signals of the proposed time-to-digital converter (a)
그림 Fig. 6 Dual edge triggered T flip flop circuit
그림 Fig. 7 Clock, input T_IN and output Q signals of the dual edge triggered T flip flop (a) clock signal (b) T_IN signal (c) Q signal
그림 Fig. 8 Input and output signals of time-to-digital converter (a) start signal (b) stop sugnal (c) counter outputs when SEFF(single-edge flip flops) and DEFF(dual-edge flip flops) are used.

AI 본문요약
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문제 정의

본 논문에서는 디지털 변환 에러의 감소 및 우수한 분해능을 가지는 카운터 타입의 시간-디지털 변환기를 제안하고 설계하고자 한다. 그림 2(a)는 외부 클록을 사용 하는 일반적인 카운터 타입의 시간-디지털 변환회로로서 시작신호와 클록의 비동기로 인해 클록 주기에 해당 하는 변환 에러가 발생할 수 있다.
본 논문에서는 시작신호와 동기화된 클록을 사용하는 카운터 타입의 시간-디지털 변환기를 설계하였다. 시간-디지털 변환기는 외부 클록을 이용하여 T_STOP – T_START에 해당하는 시간간격 동안 클록을 헤아린다.

제안 방법

본 논문에서는 그림 2(b)와 같이 시간-디지털 변환회로에서 시작신호와 동기화된 클록을 생성하여 사용함으로서 기존의 시간-디지털 변환기에 비해 변환 에러가 감소될 수 있도록 설계하였다. 그리고 동일 클록 주파수에 대해 변환된 디지털 값의 분해능을 향상 시킬 수 있도록 듀얼에지에서 동작하는 플립플롭을 사용하여 카운터를 설계하였다[7,8].
그러므로 변화된 디지털 값의 에러 범위는 0 ~ +T_CK로서 에러의 범위를 1/2로 감소시킬 수 있었다. 그리고 카운터 회로 구성시 듀얼에지에서 동작하는 T 플립플롭을 사용하여 분해능이 향상되도록 구성하였다.
18㎛ CMOS 공정을 사용하였다. 그리고 카운터에 인가되는 클록은 시작신호와 동기화하여, 시작신호의 발생과 동시에 생성되도록 설계하였다. 초기상태에서 시작신호와 멈춤신호는 ‘low’이므로 카운터의 EN 단자의 신호는 ‘low’이다.
본 논문에서는 그림 2(b)와 같이 시간-디지털 변환회로에서 시작신호와 동기화된 클록을 생성하여 사용함으로서 기존의 시간-디지털 변환기에 비해 변환 에러가 감소될 수 있도록 설계하였다. 그리고 동일 클록 주파수에 대해 변환된 디지털 값의 분해능을 향상 시킬 수 있도록 듀얼에지에서 동작하는 플립플롭을 사용하여 카운터를 설계하였다[7,8].

대상 데이터

그림 4는 본 논문에서 설계하고자하는 시간-디지털 변환회로이다. 회로 설계시 사용된 공급전압은 1.5volts 이며, 0.18㎛ CMOS 공정을 사용하였다. 그리고 카운터에 인가되는 클록은 시작신호와 동기화하여, 시작신호의 발생과 동시에 생성되도록 설계하였다.

성능/효과

이 경우 입력신호와 클록의 비동기로 인해 발생되는 디지털 값의 에러 범위는 -T_CK ~ +T_CK이다. 그러나 본 논문에서 제안된 시간-디지털 변환기는 외부 클록을 사용하지 않는 카운터 타입의 회로로서 시스템을 간단히 구성할 수 있는 장점이 있다. 또한 시작신호와 동기화하여 클록이 생성되도록 회로를 설계하였으며, 시작신호와 클록의 비동기로 인해 발생하는 에러를 줄일 수 있었다.
그러나 본 논문에서 제안된 시간-디지털 변환기는 외부 클록을 사용하지 않는 카운터 타입의 회로로서 시스템을 간단히 구성할 수 있는 장점이 있다. 또한 시작신호와 동기화하여 클록이 생성되도록 회로를 설계하였으며, 시작신호와 클록의 비동기로 인해 발생하는 에러를 줄일 수 있었다. 그러므로 변화된 디지털 값의 에러 범위는 0 ~ +T_CK로서 에러의 범위를 1/2로 감소시킬 수 있었다.

질의응답

핵심어	질문	논문에서 추출한 답변
	시간-디지털 변환기는 무엇인가?	시간-디지털 변환기는 그림 1과 같이 시작신호(Start signal)와 멈춤신호(Stop signal)를 입력받아 두 신호의 차에 해당하는 ‘TSTOP – TSTART’의 정보를 디지털 값으로 변환하는 회로로서 많은 측정시스템에서 응용되고 있다. 시간-디지털 변환기는 아날로그 회로로 설계할 수도 있으나, 출력 값의 정확도 및 신호처리 등의 문제를 고려하여 대부분 디지털 방식으로 설계되어진다 [1-3].
	카운터 타입의 장점은?	그러므로 카운터 타입의 경우 회로는 간단하게 구성되지만, 고주파의 클록이 요구되는 단점이 있다. 그러나 긴 변환시간이 소요되는 플래시 타입에 비해 응답 속도가 빠르다는 장점이 있다[4].
	디지털 회로를 이용한 시간-디지털 변환기의 구조는?	디지털 회로를 이용한 시간-디지털 변환기의 구조에는 플래시 타입과 카운터 타입이 있다[4]. 플래시 타입의 시간-디지털 변환기는 지연소자를 직렬로 연결한 다음, 첫 번째 지연소자의 입력단에 시작신호를 인가한다.

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