[논문]Support MOS Capacitor를 이용한 Current Transfer 구조의 전류 메모리 회로

김형민; 박소연; 이대니얼주헌; 김성권

doi:10.13067/jkiecs.2020.15.3.487

초록
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본 논문에서는 정적소비전력을 줄이며, 전류 모드 신호처리의 장점을 최대로 올릴 수 있는 전류 메모리 회로 설계를 제안한다. 제안하는 전류 메모리 회로는 기존의 전류 메모리 회로가 갖는 Clock-Feedthrough와 Charge-Injection 등으로 인해 데이터 저장 시간이 길어지면서 전류 전달 오차가 심해지는 문제를 최소화하며, 저전력 동작이 가능한 Current Transfer 구조에 밀러 효과(Miller effect)를 극대화하는 Support MOS Capacitor를 삽입하는 설계로, 저장 시간에 따르는 개선된 전류 전달 오차를 보였다. 매그나칩/SK하이닉스 0.35㎛ 공정으로 칩 제작을 통한 실험 결과, 저장 시간에 따르는 전류 전달 오차가 5% 이하로 개선되는 것을 검증하였다.

Abstract ▼ AI-Helper

In this paper, we propose a current memory circuit design that reduces static power consumption and maximizes the advantages of current mode signal processing. The proposed current memory circuit minimizes the problem in which the current transfer error increases as the data transfer time increases ...

In this paper, we propose a current memory circuit design that reduces static power consumption and maximizes the advantages of current mode signal processing. The proposed current memory circuit minimizes the problem in which the current transfer error increases as the data transfer time increases due to clock-feedthrough and charge-injection of the existing current memory circuit. The proposed circuit is designed to insert a support MOS capacitor that maximizes the Miller effect in the current transfer structure capable of low-power operation. As a result, it shows the improved current transfer error according to the memory time. From the experimental results of the chip, manufactured with MagnaChip / SK Hynix 0.35 process, it was verified that the current transfer error, according to the memory time, reduced to 5% or less.

주제어

표/그림 (12)

그림 그림 1. 전류전달 구조의 전류 메모리 회로 Fig. 1 Current transfer memory cell
그림 그림 2. 전류전달 구조의 전류 메모리 셀의 동작 Fig. 2 Operation of current transfer memory cell
그림 그림 3. CTMC 회로의 Timing Diagram Fig. 3 Timing diagram of the CTMC
표 표 1. CTMC Simulation을 위한 파라미터 Table. 1 Parameters for CTMC simulation
그림 그림 4. CTMC의 저장 시간에 따른 메모리 전류 전달 오차 Fig. 4 Memory current transfer error according to the storage time of CTMC
그림 그림 5. 제안하는 회로 Fig. 5 The proposed circuit
그림 그림 6. Proposed Circuit과 CTMC의 메모리 저장 시간에 따르는 전류 전달 오차 비교 Fig. 6 Comparison of current transfer error according to memory storage time of proposed circuit and CTMC
표 표 2. Proposed Circuit Simulation을 위한 파라미터 Table. 2 Parameters for proposed circuit simulation
그림 그림 7. 제안하는 회로의 밀러 효과 설명도 Fig. 7 Miller effect of the proposed circuit
그림 그림 8. CTMC에 SMC와 이상적인 커패시터를 연결했을 때의 저장 시간에 따른 전류 전달 오차 비교 Fig. 8 Comparison of the current transfer error as a function of memory time between CTMC with the SMC and with ideal capacitor
그림 그림 9. 제안한 회로의 Layout (Active Size 300μm×180μm) Fig. 9 Layout of the proposed circuit (Active Size 300μm×180μm)
그림 그림 10. 제작한 회로의 Chip 측정 결과 Fig. 10 Chip test result of the implemented circuit

AI 본문요약
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문제 정의

따라서, 본 논문에서는 전류 모드 신호처리의 장점을 최대로 끌어 올릴 수 있는 전류 메모리 회로 설계를 제안한다. 제안하는 전류 메모리 회로는, 기존의 전류 메모리 회로가 갖는 Clock-Feedthrough와 Charge-Injection 등으로 인해 데이터 저장 시간이 길어지면서 전류 전달 오차가 심해지는 문제를 최소화 하며[4-8], 저전력 동작이 가능한 Current Transfer 구조에 밀러 효과(Miller effect)를 극대화하는 Support MOS Capacitor(SMC)를 삽입하는 설계로, 메모리 저장 시간에 따르는 개선된 전류 전달 오차를 보인다.
본 논문에서는 저전력 전류 모드 인공지능 프로세서 동작을 위하여, 정적 소비 전력을 줄이며, 전류 모드 신호처리의 장점을 최대로 올릴 수 있는 전류 메모리 회로 설계를 제안하였다. 제안하는 전류 메모리 회로는 기존의 전류 메모리 회로가 갖는 ClockFeedthrough 와 Charge-Injection 등으로 인한 전류 전달 오차 문제를 최소화하며, 저전력 동작이 가능하도록 CTMC에 밀러 효과를 극대화하는 Support MOS Capacitor(SMC)를 삽입하는 회로를 매그나칩 /SK하이닉스 0.

제안 방법

그림1은 전류전달 구조의 CTMC (Current Transfer Memory Cell) 회로를 나타낸다. 기본적으로 전류 메모리의 기본 회로는 각각 NMOS 트랜지스터 M ₁, M ₂가 V _GS 를 공유하고 PMOS 트랜지스터 M ₃, M₄도 V _SG 를 공유하는 Current Mirror 구조로 되어 있으며, 그 연결은 Current Transfer 구조로 설계하였다. 이 전류 메모리 회로를 Current Transfer 구조를 갖도록 설계한 이유는 입력전류가 있을 때만 회로가 동작하므로, 정적 전력 소비를 최소화하여 저전력 동작에 유리하기 때문이다.
식 (6)는 커패시터의 값이 밀러 효과로 인하여 상대적으로 커 보이는 것을 수식으로 보여준다. 이를 검증하기 위하여, 이상적인 커패시터 1pF을 CTMC 회로의 MOS 트랜지스터 M2와 M3 각각의 게이트와 소스 사이에 삽입하여 0-5ms의 데이터 저장 시간에 따른 전류 전달 오차를 시뮬레이션을 통하여 구하였다.
본 논문에서는 저전력 전류 모드 인공지능 프로세서 동작을 위하여, 정적 소비 전력을 줄이며, 전류 모드 신호처리의 장점을 최대로 올릴 수 있는 전류 메모리 회로 설계를 제안하였다. 제안하는 전류 메모리 회로는 기존의 전류 메모리 회로가 갖는 ClockFeedthrough 와 Charge-Injection 등으로 인한 전류 전달 오차 문제를 최소화하며, 저전력 동작이 가능하도록 CTMC에 밀러 효과를 극대화하는 Support MOS Capacitor(SMC)를 삽입하는 회로를 매그나칩 /SK하이닉스 0.35μm 표준 CMOS 공정을 사용하여 칩으로 제작하였다. 칩 측정 결과, 메모리 저장 시간에 따르는 전류 전달 오차를 5% 이하로 줄일 수 있었으며, 본 실험 결과는 전류 모드 인공지능 프로세서 설계에 유용할 것으로 기대된다.
그림 5는 제안하는 SMC(Support MOS Capacitor )를 사용한 전류 메모리 회로도이다. 제안하는 회로는 데이터 저장 시간에 따른 입출력 전달 오차를 줄이기 위해 CTMC 구조에 SMC를 삽입하여 입력 측에서 바라보는 커패시터가 밀러 효과를 이용하여 크게 설계하였다.
제안한 전류 메모리 회로 Chip은 매그나칩/SK하이닉스 0.35μm 표준 CMOS 공정을 사용하여 Full-custom 방식으로 제작하였다.
제안한 회로의 메모리 저장 시간에 따르는 전류 전달 오차를 구하기 위해 표 2와 같은 파라미터 조건으로 설정하고 위의 CTMC의 시뮬레이션과 마찬가지로 Cadence MMSIM을 이용한 Pre-Simulation을 진행하 였다.

데이터처리

메모리 시간에 따른 전류 전달 오차를 구하기 위해 표 1과 같이 파라미터값을 설정하고 Cadence Multi-mode simulation(MMSIM)으로 Pre-Simulation 을 진행하였다.

성능/효과

그림 10은 제작된 Chip 측정 결과를 이용하여 저장 시간에 따른 전류 전달 오차를 나타내었다. 따라서 Chip 측정 결과에서도 SMC를 CTMC 구조에 삽입하여 전류 전달 오차가 5% 이하로 개선되었음을 알 수있다.
이상적인 커패시터를 사용했을 때와 SMC를 연결했을 때의 전류 전달 오차가 비슷하다. 따라서 제안하는 회로에서 밀러 효과가 적용되어 시정수(Time Constant) 가 커졌고 그로 인해 저장 시간에 따른 전류 전달 오차가 줄어들었다고 볼 수 있는 것이다.
따라서, 본 논문에서는 전류 모드 신호처리의 장점을 최대로 끌어 올릴 수 있는 전류 메모리 회로 설계를 제안한다. 제안하는 전류 메모리 회로는, 기존의 전류 메모리 회로가 갖는 Clock-Feedthrough와 Charge-Injection 등으로 인해 데이터 저장 시간이 길어지면서 전류 전달 오차가 심해지는 문제를 최소화 하며[4-8], 저전력 동작이 가능한 Current Transfer 구조에 밀러 효과(Miller effect)를 극대화하는 Support MOS Capacitor(SMC)를 삽입하는 설계로, 메모리 저장 시간에 따르는 개선된 전류 전달 오차를 보인다.
35μm 표준 CMOS 공정을 사용하여 칩으로 제작하였다. 칩 측정 결과, 메모리 저장 시간에 따르는 전류 전달 오차를 5% 이하로 줄일 수 있었으며, 본 실험 결과는 전류 모드 인공지능 프로세서 설계에 유용할 것으로 기대된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	밀러 효과란 무엇인가?	밀러 효과는 Gain이 -A V 인 증폭 회로에서 입력과 출력 사이의 커패시터를 입력단에서 바라보았을 때, 커패시터의 정전용량이 1+A V 배로 커 보이는 효과를 말한다.
	전류 모드 아날로그 신호처리의 장점은 무엇인가?	전류 모드 아날로그 신호처리는 고정된 바이어스 전류를 사용하기 때문에 정적 파워가 많이 소비되는 반면, 높은 동작 주파수에 따른 전력 소비가 요구되지 않아 낮은 소비 전력 동작에 유리한 장점이 있어, 인공지능 프로세서 등의 대용량 고속 연산 처리에 유력한 솔루션이 될 수 있다[2-3].
	전류 모드 신호처리의 장점을 최대로 올릴수 있는 전류 메모리 회로 설계는 어떠한 문제를 해결할 수 있는가?	본 논문에서는 정적소비전력을 줄이며, 전류 모드 신호처리의 장점을 최대로 올릴 수 있는 전류 메모리 회로 설계를 제안한다. 제안하는 전류 메모리 회로는 기존의 전류 메모리 회로가 갖는 Clock-Feedthrough와 Charge-Injection 등으로 인해 데이터 저장 시간이 길어지면서 전류 전달 오차가 심해지는 문제를 최소화하며, 저전력 동작이 가능한 Current Transfer 구조에 밀러 효과(Miller effect)를 극대화하는 Support MOS Capacitor를 삽입하는 설계로, 저장 시간에 따르는 개선된 전류 전달 오차를 보였다. 매그나칩/SK하이닉스 0.

참고문헌 (10)

Y. Seo, M. Lee, C. Kim, S. Woo, J. Bae, B. Park, and J. Lee, "Si-based FET-type synaptic device with short-term and long-term plasticity using high-k gate stacks," IEEE Transactions on Electron Devices, vol. 66, no. 2, 2019, pp. 917-923.

상세보기
S. Park, "A Low Power Current-Mode 12-bit ADC using 4-bit ADC in Cascode Structure," J. of the Korea Institute of Electronic Communication Science, vol. 14, no. 6, 2019, pp. 1145-1152.
S. Yeo, "Design of Low Power Current Memory Circuit based on Voltage Scaling," J. of the Korea Institute of Electronic Communication Science, vol. 11, no. 2, 2016, pp. 159-160.

원문보기 상세보기
H. Yang, S. Fiez, and D. Allstot "Current-feedthrough effects and cancellation techniques in switched-current circuits," IEEE Int. Symposium on Circuits and Systems(ISCAS), USA, vol. 4, 1990, pp. 3186-3188.
G. Balachandran, P. Allen, "Fully differential switched-Current memory cell with low charge injection errors," IEE Proc. Circuits Devices Syst., vol. 48, no. 3, 2007, pp. 157-164.
J. Yu, "Charge Injection and Clock feedthrough," Master's Theses, San Jose State University, 2010.
S. Yeo, T. Cho, Y. Shin, and S. Kim, "Design of OTA Circui for Current-mode FIR Filter," J. of the Korea Institute of Electronic Communication Science, vol. 11, no. 7, 2016, pp. 659-664.

원문보기 상세보기
S. Kim, "Performance Improvement of Current Memory for Low Power Wireless Communication MODEM," J. of the Korea Institute of Electronic Communication Science, vol. 3, no. 2, 2008 pp. 79-85.
C. Chan, C. Choy, and K. Pun, "A new current mirror memory cell to improve the power efficiency of CMOS current mode analog circutis," IEEE Asia-Pacific Conf. on Circuits and Systems, Tainan, vol. 2. 2004, pp. 1045-1048.
J. Hughes, N. Bird, and I. Macbeth, "Switched currents-a new technique for analog sampled-data signal processing," IEEE Int. Symposium on Circuits and Systems, vol. 3. 1989, pp. 1584-1587.

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