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온칩네트워크를 활용한 DRAM 동시 테스트 기법
A Concurrent Testing of DRAMs Utilizing On-Chip Networks 원문보기

반도체디스플레이기술학회지 = Journal of the semiconductor & display technology, v.19 no.2, 2020년, pp.82 - 87  

이창진 (호서대학교 전자디스플레이공학부) ,  남종현 (호서대학교 전자디스플레이공학부) ,  안진호 (호서대학교 전자디스플레이공학부)

Abstract ▼ AI-Helper 아이콘AI-Helper

In this paper, we introduce the novel idea to improve the B/W usage efficiency of on-chip networks used for TAM to test multiple DRAMs. In order to avoid the local bottleneck of test packets caused by an ATE, we make test patterns using microcode-based instructions within ATE and adopt a test bus to...

주제어

#On-Chip Networks   #Network-On-Chip   #Multi-Site Test   #Memory Test  

AI 본문요약
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문제 정의

  • 이러한 방법들은 단독적으로 결정되기보다 테스트 인프라, 테스트되는 DUT의 종류와 고장의 형태, 목표 커버리지 등을 종합적으로 고려해서 결정된다. 본 연구에서는 throughput을 개선하기 위한 방법 중 테스트 핀 감소 기법(Reduced Pin Count Testing: RPCT)이나 멀티사이트 테스트(multi-site test) 성능을 향상시 킬 수 있는 TAM(Test Access Mechanism) 구조를 제안한다. 또한 타켓 DUT의 형태는 메모리로 하고 그 중 DRAM 테 스트에 최적화된 구조와 방법을 소개한다.
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질의응답

핵심어 질문 논문에서 추출한 답변
테스트 투자비용은 무엇으로 나뉘며 그 의미는? 먼저 테스트 투자비용은 고정비용과 가변비용으로 구분된다. 고정비용의 대부분은 테스트 하드웨어에 해당하 는 ATE 구매 및 감가상각 비용이다. 가변비용은 인건비와 유지보수, 그리고 소모품 비용이다. 테스트 효율성은 yield(수율)와 utilization(ATE운용편이성-수리시간,비용,훈련 시간 등), 그리고 throughput(테스트 처리량)으로 구분할 수 있다.
메모리 기술의 핵심은 무엇인가? 반도체 기술, 특히 메모리 기술은 이러한 데이터 산업을 뒷받침하는 핵심 분야이며 국가 경쟁력을 좌우하는 원천이기도 하다. 메모리 기술의 핵심은 초미세공정 기술이며 삼성전자와 SK하이닉스를 필두로 세계 각국의 거대 기업들의 주도권 경쟁은 해가 갈수록 더욱 치열해지고 있다. 현재 10나노급 공정이 적용된 DDR4제품이 발표되었고[1] 향후 1~2년안에 3나노 공정이 적용된DDR5 제품이 양산될 계획이다.
경제성을 고려한 고성능 메모리 테스트 방법론 개발이 더욱 중요해지고 있는 이유는 무엇인가? 그러나, 고성능 고밀도 메모리의 등장은 기존에는 없던 새로운 유형의 고장을 유발하였고 제한된 테스트 IO 및 실속도 검사의 어려움으로 고장 검출의 용이성은 계속 악화되고 있다. 또한 고장이 발생한 메모리의 낮은 수리 율은 제작 단가의 상승으로 경쟁력 하락을 초래하고 있다. 무엇보다 고장이 내재된 메모리는 데이터의 신뢰성과 확장성, 그리고 유지보수성을 보장할 수 없기에 데이터 중심 어플리케이션 결과에 심각한 문제를 야기할 수 있다.따라서, 경제성을 고려한 고성능 메모리 테스트 방법론 개발이 더욱 중요해지고 있다.
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참고문헌 (18)

  1. www.mk.co.kr/news/business/view/2020/03/308030 

  2. V. C. Khoo, "Cost of Test Case for Multi-site Testing in Semiconductor Industry with Firm Theory", Int. Journal of Business and Management Invention," Vol. 3, No. 4, pp.14-27, April 2014. 

  3. B. Li, B. Zhang, and V. D. Agrawal, "Adopting Multi- Valued Logic for Reduced Pin-Count Testing", Proc. of Latin American Test Symposium(LATS), pp. 1-6, 2015. 

  4. D. Han, Y. Lee, and S. Kang, "A New Multi-site Test for System-on-Chip Using Multi-site Star Test Architecture", ETRI Journal, Vol. 36, No. 2, pp. 293-300, 2014. 

    원문보기 상세보기

  5. S. Seo, H. Lim, S. Kang, and S. Kang, "Off-Chip Test Architecture for Improving Multi-Site Testing Efficiency using Tri-State Decoder and 3V-Level Encoder", Proc. of Intl. Symp. on Quality Elec. Design(ISQED), 2017. 

  6. C.-C. Yang, J.-F. Li, Y.-C. Yu, K.-T. Wu, C.-Y. Lo, C.-H. Chen, J.-S. Lai, D.-M. Kwai, and Y.-F. Chou, "A hybrid built-in self-test scheme for DRAMs", Proc. of VLSIDAT, April 2015. 

  7. H.-H. Liu, B.-Y. Lin, C.-W. Wu, W.-T. Chiang, L. Mincent, H.-C. Lin, C.-N. Peng, and M.-J. Wang, "A Built-Off Self-Repair Scheme for Channel-Based 3D Memories" , IEEE Trans. On Computers, Vol. 66, No. 8, pp. 1293-1301, Feb. 2017. 

  8. W. Kang, C. Lee, H. Lim, and S. Kang, "Optimized Built-In Self-Repair for Multiple Memories", IEEE Trans. On VLSI, Vol. 24, No. 6, pp. 2174-2183, Dec. 2015. 

  9. TechWing Technical Report, Korea IR Service, 2020. 1 

  10. C. Hong and J. Ahn, "Improving Parallel Testing Efficiency of Memory Chips using NOC Interconnect", Trans. of KIEE, Vol. 68, No. 2, pp. 364-369, 2019. 

  11. C. Hong and J. Ahn, "The Method of Parallel Test Efficiency Improvement using Multi-Clock Mode", Journal of the Semiconductor & Display Technology, Vol. 18, No. 3. Sep. 2019. 

  12. T. Bjerregaard and S. Mahadevan, "A survey of research and practices of Network-on-chip", ACM Computing Surveys, Vol. 38, No. 1, pp. 1-51, 2006. 

    상세보기

  13. W. Zhang, L. Hou, J. Wang, S. Geng, and W. Wu, "Comparison Research between XY and Odd-Even Routing Algorithm of a 2-Dimension 3X3 Mesh Topology Network-on-Chip", Proc. of WRI GCIS, 2009. 

  14. M. A. Kochte and H.-J. Wunderlich, "Self-Test and Diagnosis for Self-Aware Systems", IEEE Design & Test, Vol. 35, No. 5, Oct. 2018. 

    상세보기

  15. M. Hosseinabady, A. Banaiyan, M.N. Bojnordi, and Z. Navabi, "A concurrent testing method for NoC switches", Proc. of DATE, March 2006. 

  16. Y. Zhang, K. Chakrabarty, H. Li, and J. Jiang, "Software-based online self-testing of network-on-chip using bounded model checking", Proc. of ITC, Oct. 2017. 

  17. J. Wang, M. Ebrahimi, L. Huang, X. Xie, Q.Li, G. Li, and A. Jantsch, "Efficient Design-for-Test Approach for Networks-on-Chip", IEEE Trans. On Computers, Vol. 68, No. 2, pp. 198-213, Aug. 2018. 

  18. T. Han, I. Choi, H. Oh, and S. Kang, "Parallelized Network-on-Chip-Reused Test Access Mechanism for Multiple Identical Cores", IEEE Trans. On ICCAD, Vol. 35, No. 7, pp. 1219-1223, July 2016. 

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