[논문]AES 암호화를 위한 개선된 곱셈 역원 연산기 설계

김종원; 강민섭

doi:10.7236/jiibc.2020.20.4.1

초록
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본 논문에서는 효율적인 AES 암호화를 위한 곱셈역원 연산기인 S-Box 설계를 제안한다. 제안한 방법은 먼저, 합성체 기반의 개선된 S-Box 모듈을 설계하고, 다단 파이프라인(multi-stage pipeline) 구조의 S-Box의 성능을 평가한다. 제안하는 S-Box 모듈에서의 곱셈역원 연산은 조합 논리로 구성되기 때문에 하드웨어 부담이 감소되고 처리 속도가 개선된다. 논리합성을 통하여 3-단 파이프라인 구조의 S-Box 의 경우, 기존 방법과의 연산속도 비교에서 약 28% 정도 개선됨을 보인다. 본 논문에서 제안한 개선된 S-Box는 Verilog-HDL을 사용하여 혼합 레벨에서 모델링을 행하였으며, Xilinx ISE 14.7툴을 사용하여 Spartan 3s1500l FPGA 상에서 합성을 수행하였다. 그리고 타이밍 시뮬레이션(ModelSim PE 10.3 사용)을 통하여 설계된 S-Box가 정상적으로 동작함을 확인하였다.

Abstract ▼ AI-Helper

This paper proposes the design of an advanced S-Box for calculating multiplicative inverse in AES encryption process. In this approach, advanced S-box module is first designed based on composite field, and then the performance evaluation is performed for S-box with multi-stage pipelining architectur...

This paper proposes the design of an advanced S-Box for calculating multiplicative inverse in AES encryption process. In this approach, advanced S-box module is first designed based on composite field, and then the performance evaluation is performed for S-box with multi-stage pipelining architecture. In the proposed S-Box architecture, each module for multiplicative inverse is constructed using combinational logic for realizing both small-area and high-speed. Through logic synthesis result, the designed 3-stage pipelined S-Box shows speed improvement of about 28% compared to the conventional method. The proposed advanced AES S-Box is performed modelling at the mixed level using Verilog-HDL, and logic synthesis is also performed on Spartan 3s1500l FPGA using Xilinx ISE 14.7 tool.

주제어

표/그림 (7)

그림 그림 1. AES 암호 알고리듬의 라운드 과정 Fig. 1. Round process of AES encryption algorithm
그림 그림 2. S-Box의 곱의 역원을 구하기 위한 구조[4] Fig. 2. Structure of S-Box for multiplicative inverse[4]
그림 그림 3. GF(24) 곱셈기의 구조 Fig. 3. Structure of multiplication in GF(2⁴)
그림 그림 4. 제안하는 곱셈 역원 연산용 S-Box의 구조 Fig. 4. Proposed multiplicative inverse operation structure for S-Box
그림 그림 5. 제안하는 AES S-Box의 시뮬레이션 결과 Fig. 5. Simulation result of proposed AES S-Box
표 표 1. AES S-Box(비파이프라인)의 성능 비교 Table 1. Performance comparison of AES S-Box (Non-pipeline)
표 표 2. 파이프라인으로 구성된 AES S-Box의 성능비교 Table 2. Performance comparison of pipelined AES S-Box

AI 본문요약
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문제 정의

본 논문에서는 AES 암호화를 위한 합성체 기반의 개선된 곱셈 역원 연산기의 설계를 제안하고, 데이터 처리속도를 높이기 위하여 파이프라인 구조의 최적화된 연산기인 S-Box를 구현한다.
본 논문에서는 AES 암호화를 위한 합성체 기반의 곱셈 역원 연산기의 설계에 관하여 기술하였다. 제안하는 방법은 ROM 기반의 방법과 달리 조합 논리로 구성되기 때문에 하드웨어 부담이 감소되고 처리 속도가 개선되었다.
그림 3에 나타난 회로를 하드웨어로 구현할 경우 하드웨어 오버헤드가 증가하게 된다. 이러한 문제점을 해결하기 위해서 본 논문에서는 식 (3)의 모든 비트를 계산해서 비트 단위의 논리 연산을 수행하는 방법을 제안한다.

제안 방법

본 논문에서 제안한 AES 암호화를 위한 AES S-Box는 Verilog-HDL을 사용하여 혼합 레벨에서 모델링을 수행하였으며 Xilinx ISE 14.7툴을 사용하여 Spartan 3s1500l FPGA 상에서 합성을 수행하였다. 그리고 타이밍 시뮬레이션은 ModelSim PE 10.
암호화를 위한 평문입력과 키값이 공히 128bits 인 경우 암호화 과정은 아래와 같은 순서로 진행된다. 최초에 평문입력과 키값에 대해 AddRounKey 연산(XOR 연산)을 실행 한 후 Bytesub, ShiftRow, MixColumn, AddRoundKey 순으로 각 모듈에서 연산(1라운드 라 함)을 9회 실행한다. 그리고 마지막 10라운드에서는 MixColumn 변환을 제외한 나머지 3개의 변환을 수행하여 최종적으로 암호문을 생성하게 된다.

대상 데이터

설계검증을 위한 타겟 소자는 Spartan xc3s1500L FPGA 를 사용하였다. 표 1의 비교에서 알 수 있듯이 제안한 방법인 CF_S-Box(합성체 기반의 S-Box)는 임계 경로지연(path delay) 비교의 경우 Ref[5]와 비교하여 약 12% 정도 개선되었고, 하드웨어 면적(Slices) 의 경우는 제안한 방법이 보다 적은 면적이 요구됨을 알 수 있다.
표 2는 파이프라인 방식의 기존 방법과 제안한 방법에 대한 S-Box의 성능을 비교한 결과이며, Spartan xc3s1500L FPGA 를 사용하였다. 2-단 파이프라인(2S-PL)의 면적 비교에서 기존의 Ref.

데이터처리

7툴을 사용하여 Spartan 3s1500l FPGA 상에서 합성을 수행하였다. 그리고 타이밍 시뮬레이션은 ModelSim PE 10.3을 이용하여 논리 검증을 수행하였다. 그림 5는 제안한 파이프라인 구조를 갖는 합성체 기반의 S-Box를 검증하기 위한 시뮬레이션 결과를 나타낸다.

성능/효과

결과적으로, 본 논문에서 제안하는 Bit_GF((22)2)를 사용하면 기존의 구조[5]의 GF((22)2) 곱셈기에서 요구되는 3개의 GF(22) 곱셈기와 φ 연산기 회로가 불필요하게 된다.
결론적으로, 최적의 AES S-Box를 구현하기 위해서는 3-단의 파이프라인 구조로 설계하는 것이 최상의 경우임을 알 수 있다.
따라서 본 논문에서 제안한 3-단 파이프라인 AES S-Box가 보다 적은 면적의 사용과 함께 속도가 대폭 개선되었음을 알 수 있다.
[4] 보다 약 13% 정도의 속도가 증가되었다. 또한, 면적 비교에서 제안한 방법은 기존의 방법[4] 보다 약 14%정도 감소되었다.
제안하는 3-단 파이프라인인 3S-PL의 경우, 기존의 방법[4]과의 비교에서는 약 28% 정도 개선되었다.
제안하는 방법은 ROM 기반의 방법과 달리 조합 논리로 구성되기 때문에 하드웨어 부담이 감소되고 처리 속도가 개선되었다. 제안하는 3S-PL과의 지연시간 비교에서, 2S-PL 보다 약 17% 정도 개선되었고, 방법[4] 보다는 약 28% 정도 개선되었다.
본 논문에서는 AES 암호화를 위한 합성체 기반의 곱셈 역원 연산기의 설계에 관하여 기술하였다. 제안하는 방법은 ROM 기반의 방법과 달리 조합 논리로 구성되기 때문에 하드웨어 부담이 감소되고 처리 속도가 개선되었다. 제안하는 3S-PL과의 지연시간 비교에서, 2S-PL 보다 약 17% 정도 개선되었고, 방법[4] 보다는 약 28% 정도 개선되었다.
설계검증을 위한 타겟 소자는 Spartan xc3s1500L FPGA 를 사용하였다. 표 1의 비교에서 알 수 있듯이 제안한 방법인 CF_S-Box(합성체 기반의 S-Box)는 임계 경로지연(path delay) 비교의 경우 Ref[5]와 비교하여 약 12% 정도 개선되었고, 하드웨어 면적(Slices) 의 경우는 제안한 방법이 보다 적은 면적이 요구됨을 알 수 있다.

후속연구

향후 연구 과제로서 제안한 AES S-Box를 사용하여 지연 시간 및 면적을 최소화함으로써 최대 동작 주파수를 높일 수 있는 고성능 AES 암호프로세서를 개발이다. 또한, 디지털 서명에 적용하기 위한 ECC와 같은 공개키 알고리듬의 설계를 포함한다^[9].

질의응답

핵심어	질문	논문에서 추출한 답변
	SubBytes 변환이란?	SubBytes 변환은 각 바이트에 대해 S-Box를 사용하여 변형된 데이터(LUT 내의 데이터)를 사용하는 비선형 치환이다[4, 5]. AES S-Box의 입력은 8비트이며, 이때 이 입력 값에 해당되는 출력값(8비트) 값을 얻을 수 있다.
	S-Box를 하드웨어로 구현하는 방법 중 두 가지 기법의 특징을 설명하시오.	S-Box를 하드웨어로 구현하는 방법에는 일반적으로 두 가지 기법이 널리 이용되고 있다. 이러한 방법 중 하나는 조회 테이블((LUT: Look-up Table)을 사용하여 그곳에 저장된 데이터(대체 값)를 사용하는 것이다. 이 유형의 S-Box는 주로 ROM을 사용하기 때문에 속도는 빠르지만 하드웨어 측면에서는 비용이 많이 든다[4]. 또 다른 방법은 Galois Field(GF) 산술 연산을 사용하여 S-Box의 함수 계산을 기반으로 하는 방법이다. 이 방법은 GF(28)에서 역원(Multiplicative Inverse)을 찾거나 혹은 간단한 GF(24) 및 추가적인 곱셈 연산을 통하여 쉽게 역원을 구할 수 있다. AES S-Box 연산은 SubByte 변환 과정에서 수행되며, AES 알고리듬에서 가장 시간이 많이 소모된다[5-7].
	AES 암호 알고리듬의 4가지 변화 모듈에는 무엇이 있는가?	그림 1에서 알 수 있듯이, AES 암호 알고리듬은 크게 Bytesub 변환 모듈, ShiftRow 변환 모듈, MixColumn 변환 모듈 그리고 AddRoundKey 모듈로 구성되는 4개의 변환 모듈을 갖는다.

참고문헌 (9)

FIPS 197, "Advanced Encryption Standard (AES)", November 26, 2001.
M. McLoone and J. V. McCanny, "Rijndael FPGA Implementation Utilizing Look-up Tables", in IEEEWorkshop on Signal Processing Systems, pp. 349-360, Sept. 2001.
Hee-Bog Kang, Haeng-Cheon Jang, and Chang-Soo Jang, "A Study on the Application Method of Multi-User Encryption Keys for Personal Information Protection in Blockchain", Journal of KIIT. Vol. 18, No. 1, pp. 135-141, Jan. 31, 2020. DOI : 10.14801/jkiit.2020.18.1.135

상세보기
Edwin NC Mui, "Practical Implementation of Rijndael S-Box Using Combinational Logic", Custom R&D Engineer Texco Enterprise Pvt.Ltd, 2007.
Saurabh Kumar, V.K. Sharma and K. K. Mahapatra,, "Low latency VLSI Architecture of S-Box for AES Encryption", Int'l Conf. on ICCPCT, Mar. 2013.
N. Fatima Shanthini et. al., "Design of low power S-Box in Architecture Level using GF", Int'l Journal of ER and GS. Vol. 2, May 2014.
Younggap You et. al., "Low Power Cryptographic Design based on Circuit Size Reduction", Journal of KCA, Vol. 11, No. 2, pp. 92-99, 2007.
Fawad Ahmad, Younchan Jung, "Per-transaction Shared Key Scheme to Improve Security on Smart Payment System", Int'l Journal of Internet, Broadcasting and Com., Vol. 8, No. 1, pp. 7-18, 2016.
Jung-Hwan Min,and Young-Gon Kim, "End-to-end MQTT security protocol using elliptic curve cryptography algorithm", The Journal of The Institute of Internet, Broadcasting and Communication (IIBC), Vol. 19, No. 5, pp. 1-8, Oct. 31, 2019. DOI : 10.7236/JIIBC.2019.19.5.1

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